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扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP)
包郵 扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP)
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16開
頁(yè)數(shù)：
268
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扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP) 版權(quán)信息
- ISBN：9787111755807
- 條形碼：9787111755807 ; 978-7-111-75580-7
- 裝幀：平裝-膠訂
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類：>>
扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP) 本書特色
1.可讀性高——本書全彩印刷，包含大量知名芯片產(chǎn)品圖解
2.內(nèi)容好——本書中包含了蘋果手表的芯片、三星手表芯片、臺(tái)積電的芯片、日月光的芯片的彩色圖片案例，并且分別論述了它們各自的技術(shù)路線和技術(shù)特點(diǎn)，而且還以此介紹了目前主流的和正在發(fā)展的芯片封裝技術(shù)的技術(shù)對(duì)比、成本對(duì)比，非常具有參考價(jià)值。
3.作者強(qiáng)——本書的原作者貝思是國(guó)際微電子組裝與封裝協(xié)會(huì)（IMAPS）的原執(zhí)行主席，是國(guó)際知名的封裝專家和學(xué)術(shù)帶頭人。
4.譯者好——中國(guó)電科43所牽頭翻譯
扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP) 內(nèi)容簡(jiǎn)介
《扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù)》一書由原國(guó)際微電子組裝與封裝協(xié)會(huì)（IMAPS）主席貝思·凱瑟（Beth Keser）博士編寫，中國(guó)電科第四十三研究所組織翻譯。 《扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù)》從多種視角對(duì)各種扇出和嵌入式芯片技術(shù)進(jìn)行闡述，首先從市場(chǎng)角度對(duì)扇出和晶圓級(jí)封裝的技術(shù)趨勢(shì)進(jìn)行分析，然后從成本角度對(duì)這些解決方案進(jìn)行研究，討論了由臺(tái)積電、Deca、日月光等公司創(chuàng)建的Advanced應(yīng)用領(lǐng)域的封裝類型。本書還分析了新技術(shù)和現(xiàn)有技術(shù)的IP環(huán)境和成本比較，通過對(duì)新型封裝半導(dǎo)體IDM公司（如英特爾、恩智浦、三星等）的技術(shù)開發(fā)和解決方案的分析，闡述了各類半導(dǎo)體代工廠和制造廠的半導(dǎo)體需求，*后對(duì)學(xué)術(shù)界的前沿研究進(jìn)展進(jìn)行了歸納總結(jié)。
扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP) 目錄
目錄
中文版序
譯者序
原書致謝
原書前言
第1章 扇出晶圓級(jí)和板級(jí)封裝的市場(chǎng)和技術(shù)趨勢(shì)
1.1 扇出封裝簡(jiǎn)介
1.1.1 歷史背景
1.1.2 關(guān)鍵驅(qū)動(dòng)力：為什么是扇出封裝
1.1.3 扇出晶圓級(jí)封裝（FO-WLP）與扇出板級(jí)封裝（FO-PLP）
1.1.4 面向異構(gòu)集成的扇出封裝發(fā)展趨勢(shì)
1.2 市場(chǎng)概況和應(yīng)用
1.2.1扇出封裝定義
1.2.2 市場(chǎng)劃分：Core FO、HD FO 和 UHD FO的對(duì)比
1.2.3 市場(chǎng)價(jià)值：收入和銷量預(yù)測(cè)
1.2.4 當(dāng)前和未來(lái)的目標(biāo)市場(chǎng)
1.2.5 扇出封裝的應(yīng)用
1.3 技術(shù)趨勢(shì)和供應(yīng)鏈
1.3.1 扇出封裝技術(shù)路線圖
1.3.2 制造商的扇出封裝技術(shù)
1.3.3 供應(yīng)鏈概述
1.3.4 當(dāng)前的供應(yīng)鏈動(dòng)態(tài)分析
1.4扇出板級(jí)封裝(FO-PLP)
1.4.1 FO-PLP的驅(qū)動(dòng)力和面臨的挑戰(zhàn)
1.4.2 FO-PLP的市場(chǎng)和應(yīng)用
1.4.3 FO-PLP供應(yīng)商概述
1.5系統(tǒng)設(shè)備拆解
1.5.1 帶有扇出封裝的終端系統(tǒng)拆解圖
1.5.2 雷達(dá)IC：eWLB與RCP
1.5.3 成本比較
1.6結(jié)論
參考文獻(xiàn)
第2章FO-WLP（扇出型晶圓級(jí)封裝技術(shù)）與其它技術(shù)的成本比較
2.1簡(jiǎn)介
2.2基于活動(dòng)的成本模型
2.3 FO-WLP變化的成本分析
2.3.1工藝段的成本
2.3.2 FO-WLP的不同工藝種類
2.4 FO-WLP與引線鍵合和倒裝芯片的成本比較
2.5堆疊式封裝(PoP)的成本分析
2.6結(jié)論
參考文獻(xiàn)
第3章 扇出集成（InFO）技術(shù)在移動(dòng)計(jì)算上的應(yīng)用
3.1 引言
3.2晶圓級(jí)扇入封裝
3.2.1介電層和再分布層（RDL）
3.2.2 凸點(diǎn)下金屬化 (UBM)
3.2.3 可靠性與挑戰(zhàn)
3.2.4 大芯片WLP
3.3晶圓級(jí)扇出系統(tǒng)集成
3.3.1 芯片先置與芯片后置
3.3.2 塑封與平坦化
3.3.3 再分布層（RDL）
3.3.4 通孔與垂直互連
3.4 集成無(wú)源元件（IPD）
3.4.1 高Q值的三維螺線圈電感
3.4.2 天線集成封裝（AiP）和5G通信
3.4.3 用于毫米波系統(tǒng)集成的無(wú)源元件
3.5 功率、性能、外形尺寸和成本
3.5.1 信號(hào)和電源完整性
3.5.2 散熱和熱性能
3.5.3 外形和厚度
3.5.4 市場(chǎng)和周期成本
3.6 本章小結(jié)
參考文獻(xiàn)
第4章 集成扇出 （InFO） 在高性能計(jì)算中的應(yīng)用
4.1 引言
4.2 3D封裝和片上集成系統(tǒng)（SoIC）
4.3 CoWoS-R, CoWoS-S和CoWoS-L
4.4 InFO-L 和 InFO-R
4.5 超高密度互連的InFO封裝（InFO-UHD）
4.6多堆疊系統(tǒng)集成 （MUST） 和Must-in-Must（MiM）
4.7 板載InFO技術(shù)(InFO-oS)和局部硅互連InFO技術(shù)(InFO-L)
4.8 板載存儲(chǔ)芯片的InFO 技術(shù)(InFO-MS)
4.9 3D多硅InFO (InFO-3DMS) and CoWoS-L
4.10 晶圓上InFO系統(tǒng) (InFO_SoW)
4.11 集成板上系統(tǒng)（SoIS）
4.12 沉浸式內(nèi)存計(jì)算（ImMC）
4.13本章小結(jié)
參考文獻(xiàn)
第5章 用于高密度集成的自適應(yīng)圖形和M-系列技術(shù)
5.1 技術(shù)描述
5.2 應(yīng)用與市場(chǎng)
5.3基本封裝結(jié)構(gòu)
5.4 制造工藝流程和物料清單
5.5設(shè)計(jì)特性和系統(tǒng)集成能力
5.6 自適應(yīng)圖形
5.7制造幅面和可擴(kuò)展性
5.8 封裝性能
5.9 魯棒性和可靠性數(shù)據(jù)
5.10 電測(cè)試注意事項(xiàng)
5.11本章小結(jié)
參考文獻(xiàn)
第6章 基于面板級(jí)封裝的異構(gòu)集成
6.1引言
6.2扇出板級(jí)封裝
6.3 板級(jí)封裝的經(jīng)濟(jì)效益分析
6.4本章小結(jié)
參考文獻(xiàn)
第7章 面向高功率模塊及SiP模塊的新一代芯片嵌入技術(shù)
7.1 技術(shù)背景
7.2封裝基礎(chǔ)結(jié)構(gòu)
7.3應(yīng)用與市場(chǎng)（HPC、SiP）
7.4制造工藝和BOM
7.5設(shè)計(jì)特點(diǎn)
7.6系統(tǒng)集成能力
7.7封裝性能
7.8 魯棒性與可靠性數(shù)據(jù)
7.9電測(cè)試的考慮因素
7.10 本章小結(jié)
參考文獻(xiàn)
第8章 先進(jìn)基板上的芯片集成技術(shù)(包括嵌入和空腔)
8.1 引言
8.2通過使用嵌入式芯片封裝(ECP?)實(shí)現(xiàn)異構(gòu)集成
8.3 嵌入工藝
8.4 器件選擇
8.5 設(shè)計(jì)技術(shù)
8.6 測(cè)試
8.7 ECP技術(shù)的應(yīng)用
8.8 利用PCB中的空腔進(jìn)行異構(gòu)集成
8.9 封裝性能、穩(wěn)健性和可靠性
8.10 結(jié)論
參考文獻(xiàn)
第9章 先進(jìn)的嵌入式布線基板—— 一種靈活的扇出晶圓級(jí)封裝的替代方案
9.1 技術(shù)介紹
9.1.1 C2iM技術(shù)
9.1.2 C2iM-PLP技術(shù)
9.2應(yīng)用和市場(chǎng)
9.3封裝的基本結(jié)構(gòu)
9.3.1 C2iM-PLP技術(shù)經(jīng)驗(yàn)
9.3.2 C2iM-PLP與引線鍵合方形扁平無(wú)引腳（WB-QFN）封裝和倒裝芯片QFN（FC-QFN）封裝相比的優(yōu)缺點(diǎn)
9.3.3 C2iM-PLP與WLP和FO-WLP相比的優(yōu)缺點(diǎn)
9.3.4 未來(lái)的應(yīng)用
9.3.5 C2iM-PLP的局限性
9.4 制造工藝流程及物料清單
9.5 設(shè)計(jì)規(guī)范
9.5.1 封裝設(shè)計(jì)規(guī)范
9.5.2 芯片UBM設(shè)計(jì)規(guī)范
9.5.3 芯片排列設(shè)計(jì)規(guī)范
9.5.4 銅柱設(shè)計(jì)規(guī)范
9.6 系統(tǒng)集成能力
9.7 生產(chǎn)規(guī)格和可拓展性
9.8 封裝性能
9.8.1 電性能
9.8.2 熱性能
9.9 魯棒性和可靠性數(shù)據(jù)
9.9.1 通過汽車可靠性認(rèn)證
9.9.2 通過板級(jí)可靠性驗(yàn)證
9.10 電測(cè)試的思考
9.11 本章小結(jié)
第10章 采用扇出晶圓級(jí)封裝的柔性混合電子
10.1引言
10.2封裝的*新發(fā)展趨勢(shì)
10.3?使用FO-WLP的FHE——FlexTrateTM
10.4?FlexTrateTM的應(yīng)用
致謝
參考文獻(xiàn)
第11章 基于2.5D和3D異構(gòu)集成的多芯片集成電路技術(shù)：電和熱設(shè)計(jì)考量及案例
11.1引言
11.2 異構(gòu)互連拼接技術(shù)（HIST）
11.3 基于橋芯片2.5D集成技術(shù)的熱評(píng)估
11.3.1 2.5D和3D的典型架構(gòu)
11.3.2 熱建模和性能
11.3.3 不同2.5D集成方案的熱性能對(duì)比
11.3.4 2.5D和3D集成之間的熱性能對(duì)比
11.3.5 基于橋接芯片2.5D集成的熱研究
11.3.6 多片式3D集成
11.4 高功率
中文版序
譯者序
原書致謝
原書前言
第1章 扇出晶圓級(jí)和板級(jí)封裝的市場(chǎng)和技術(shù)趨勢(shì)
1.1 扇出封裝簡(jiǎn)介
1.1.1 歷史背景
1.1.2 關(guān)鍵驅(qū)動(dòng)力：為什么是扇出封裝
1.1.3 扇出晶圓級(jí)封裝（FO-WLP）與扇出板級(jí)封裝（FO-PLP）
1.1.4 面向異構(gòu)集成的扇出封裝發(fā)展趨勢(shì)
1.2 市場(chǎng)概況和應(yīng)用
1.2.1扇出封裝定義
1.2.2 市場(chǎng)劃分：Core FO、HD FO 和 UHD FO的對(duì)比
1.2.3 市場(chǎng)價(jià)值：收入和銷量預(yù)測(cè)
1.2.4 當(dāng)前和未來(lái)的目標(biāo)市場(chǎng)
1.2.5 扇出封裝的應(yīng)用
1.3 技術(shù)趨勢(shì)和供應(yīng)鏈
1.3.1 扇出封裝技術(shù)路線圖
1.3.2 制造商的扇出封裝技術(shù)
1.3.3 供應(yīng)鏈概述
1.3.4 當(dāng)前的供應(yīng)鏈動(dòng)態(tài)分析
1.4扇出板級(jí)封裝(FO-PLP)
1.4.1 FO-PLP的驅(qū)動(dòng)力和面臨的挑戰(zhàn)
1.4.2 FO-PLP的市場(chǎng)和應(yīng)用
1.4.3 FO-PLP供應(yīng)商概述
1.5系統(tǒng)設(shè)備拆解
1.5.1 帶有扇出封裝的終端系統(tǒng)拆解圖
1.5.2 雷達(dá)IC：eWLB與RCP
1.5.3 成本比較
1.6結(jié)論
參考文獻(xiàn)
第2章FO-WLP（扇出型晶圓級(jí)封裝技術(shù)）與其它技術(shù)的成本比較
2.1簡(jiǎn)介
2.2基于活動(dòng)的成本模型
2.3 FO-WLP變化的成本分析
2.3.1工藝段的成本
2.3.2 FO-WLP的不同工藝種類
2.4 FO-WLP與引線鍵合和倒裝芯片的成本比較
2.5堆疊式封裝(PoP)的成本分析
2.6結(jié)論
參考文獻(xiàn)
第3章 扇出集成（InFO）技術(shù)在移動(dòng)計(jì)算上的應(yīng)用
3.1 引言
3.2晶圓級(jí)扇入封裝
3.2.1介電層和再分布層（RDL）
3.2.2 凸點(diǎn)下金屬化 (UBM)
3.2.3 可靠性與挑戰(zhàn)
3.2.4 大芯片WLP
3.3晶圓級(jí)扇出系統(tǒng)集成
3.3.1 芯片先置與芯片后置
3.3.2 塑封與平坦化
3.3.3 再分布層（RDL）
3.3.4 通孔與垂直互連
3.4 集成無(wú)源元件（IPD）
3.4.1 高Q值的三維螺線圈電感
3.4.2 天線集成封裝（AiP）和5G通信
3.4.3 用于毫米波系統(tǒng)集成的無(wú)源元件
3.5 功率、性能、外形尺寸和成本
3.5.1 信號(hào)和電源完整性
3.5.2 散熱和熱性能
3.5.3 外形和厚度
3.5.4 市場(chǎng)和周期成本
3.6 本章小結(jié)
參考文獻(xiàn)
第4章 集成扇出 （InFO） 在高性能計(jì)算中的應(yīng)用
4.1 引言
4.2 3D封裝和片上集成系統(tǒng)（SoIC）
4.3 CoWoS-R, CoWoS-S和CoWoS-L
4.4 InFO-L 和 InFO-R
4.5 超高密度互連的InFO封裝（InFO-UHD）
4.6多堆疊系統(tǒng)集成 （MUST） 和Must-in-Must（MiM）
4.7 板載InFO技術(shù)(InFO-oS)和局部硅互連InFO技術(shù)(InFO-L)
4.8 板載存儲(chǔ)芯片的InFO 技術(shù)(InFO-MS)
4.9 3D多硅InFO (InFO-3DMS) and CoWoS-L
4.10 晶圓上InFO系統(tǒng) (InFO_SoW)
4.11 集成板上系統(tǒng)（SoIS）
4.12 沉浸式內(nèi)存計(jì)算（ImMC）
4.13本章小結(jié)
參考文獻(xiàn)
第5章 用于高密度集成的自適應(yīng)圖形和M-系列技術(shù)
5.1 技術(shù)描述
5.2 應(yīng)用與市場(chǎng)
5.3基本封裝結(jié)構(gòu)
5.4 制造工藝流程和物料清單
5.5設(shè)計(jì)特性和系統(tǒng)集成能力
5.6 自適應(yīng)圖形
5.7制造幅面和可擴(kuò)展性
5.8 封裝性能
5.9 魯棒性和可靠性數(shù)據(jù)
5.10 電測(cè)試注意事項(xiàng)
5.11本章小結(jié)
參考文獻(xiàn)
第6章 基于面板級(jí)封裝的異構(gòu)集成
6.1引言
6.2扇出板級(jí)封裝
6.3 板級(jí)封裝的經(jīng)濟(jì)效益分析
6.4本章小結(jié)
參考文獻(xiàn)
第7章 面向高功率模塊及SiP模塊的新一代芯片嵌入技術(shù)
7.1 技術(shù)背景
7.2封裝基礎(chǔ)結(jié)構(gòu)
7.3應(yīng)用與市場(chǎng)（HPC、SiP）
7.4制造工藝和BOM
7.5設(shè)計(jì)特點(diǎn)
7.6系統(tǒng)集成能力
7.7封裝性能
7.8 魯棒性與可靠性數(shù)據(jù)
7.9電測(cè)試的考慮因素
7.10 本章小結(jié)
參考文獻(xiàn)
第8章 先進(jìn)基板上的芯片集成技術(shù)(包括嵌入和空腔)
8.1 引言
8.2通過使用嵌入式芯片封裝(ECP?)實(shí)現(xiàn)異構(gòu)集成
8.3 嵌入工藝
8.4 器件選擇
8.5 設(shè)計(jì)技術(shù)
8.6 測(cè)試
8.7 ECP技術(shù)的應(yīng)用
8.8 利用PCB中的空腔進(jìn)行異構(gòu)集成
8.9 封裝性能、穩(wěn)健性和可靠性
8.10 結(jié)論
參考文獻(xiàn)
第9章 先進(jìn)的嵌入式布線基板—— 一種靈活的扇出晶圓級(jí)封裝的替代方案
9.1 技術(shù)介紹
9.1.1 C2iM技術(shù)
9.1.2 C2iM-PLP技術(shù)
9.2應(yīng)用和市場(chǎng)
9.3封裝的基本結(jié)構(gòu)
9.3.1 C2iM-PLP技術(shù)經(jīng)驗(yàn)
9.3.2 C2iM-PLP與引線鍵合方形扁平無(wú)引腳（WB-QFN）封裝和倒裝芯片QFN（FC-QFN）封裝相比的優(yōu)缺點(diǎn)
9.3.3 C2iM-PLP與WLP和FO-WLP相比的優(yōu)缺點(diǎn)
9.3.4 未來(lái)的應(yīng)用
9.3.5 C2iM-PLP的局限性
9.4 制造工藝流程及物料清單
9.5 設(shè)計(jì)規(guī)范
9.5.1 封裝設(shè)計(jì)規(guī)范
9.5.2 芯片UBM設(shè)計(jì)規(guī)范
9.5.3 芯片排列設(shè)計(jì)規(guī)范
9.5.4 銅柱設(shè)計(jì)規(guī)范
9.6 系統(tǒng)集成能力
9.7 生產(chǎn)規(guī)格和可拓展性
9.8 封裝性能
9.8.1 電性能
9.8.2 熱性能
9.9 魯棒性和可靠性數(shù)據(jù)
9.9.1 通過汽車可靠性認(rèn)證
9.9.2 通過板級(jí)可靠性驗(yàn)證
9.10 電測(cè)試的思考
9.11 本章小結(jié)
第10章 采用扇出晶圓級(jí)封裝的柔性混合電子
10.1引言
10.2封裝的*新發(fā)展趨勢(shì)
10.3?使用FO-WLP的FHE——FlexTrateTM
10.4?FlexTrateTM的應(yīng)用
致謝
參考文獻(xiàn)
第11章 基于2.5D和3D異構(gòu)集成的多芯片集成電路技術(shù)：電和熱設(shè)計(jì)考量及案例
11.1引言
11.2 異構(gòu)互連拼接技術(shù)（HIST）
11.3 基于橋芯片2.5D集成技術(shù)的熱評(píng)估
11.3.1 2.5D和3D的典型架構(gòu)
11.3.2 熱建模和性能
11.3.3 不同2.5D集成方案的熱性能對(duì)比
11.3.4 2.5D和3D集成之間的熱性能對(duì)比
11.3.5 基于橋接芯片2.5D集成的熱研究
11.3.6 多片式3D集成
11.4 高功率
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扇出晶圓級(jí)封裝、板級(jí)封裝及嵌入技術(shù):高性能計(jì)算(HPC)和系統(tǒng)級(jí)封裝(SIP) 作者簡(jiǎn)介
貝思·凱瑟（Beth Keser）博士是世界知名的半導(dǎo)體封裝領(lǐng)域?qū)＜液托袠I(yè)領(lǐng)袖，于1993年在美國(guó)康奈爾大學(xué)獲得材料科學(xué)與工程學(xué)士學(xué)位，1997年在伊利諾伊大學(xué)厄巴納-香檳分校獲得博士學(xué)位。凱瑟博士在半導(dǎo)體設(shè)備開發(fā)方面表現(xiàn)出色，已獲得43項(xiàng)美國(guó)專利和待批專利，發(fā)表50多篇出版物。她曾在摩托羅拉、飛思卡爾半導(dǎo)體、高通和英特爾等全球半導(dǎo)體公司工作，并領(lǐng)導(dǎo)了扇出晶圓級(jí)封裝（FO-WLP）技術(shù)開發(fā)與產(chǎn)品組。凱瑟博士同時(shí)也是IEEE Fellow和IEEE電子封裝學(xué)會(huì)（EPS）杰出講師，曾于2015年擔(dān)任電子封裝會(huì)議IEEE EPS ECTC主席。2021年到2023年，擔(dān)任國(guó)際微電子組裝與封裝協(xié)會(huì)（IMAPS）主席。在2021年，由于在扇出型晶圓級(jí)封裝領(lǐng)域的貢獻(xiàn)，凱瑟博士獲得了IEEE EPS技術(shù)成就獎(jiǎng)。目前，她是初創(chuàng)公司Zero ASIC的制造技術(shù)副總裁。
斯蒂芬·克羅納特（Steffen Kr?hnert）是德國(guó)德累斯頓市ESPAT咨詢公司的總裁和創(chuàng)始人、IEE EPS會(huì)員，在半導(dǎo)體行業(yè)有超過20年的工作經(jīng)驗(yàn)，是23份專利的著者或合著者。
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