��1�� EDA���g���� 1.1 EDA���g����lչ 1.1.1 EDA���g�ĺ��x 1.1.2 EDA���g�İlչ�v�� 1.2 .EDA���g����Ҫ���� 1.2.1 ������µ��OӋ���� 1.2.2 ASIC�OӋ 1.2.3 Ӳ�������Z�� 1.2.4 ��ҪPLD�S�̸��� 1.3 ���õ�EDA���� 1.3.1 �OӋݔ�뾎݋�� 1.3.2 HDL�C���� 1.3.3 ������ 1.3.4 �m���� 1.3.5 ���d�� 1.4 EDA�OӋ���� 1.4.1 �OӋݔ�� 1.4.2 �C�� 1.4.3 �m�� 1.4.4 �r������c���ܷ��� 1.4.5 �������d 1.4.6 Ӳ���yԇ 1.5 EDA���g�İlչڅ�� 1.6 EDA���g�đ��� 1.6.1 EDA���g�đ�����ʽ 1.6.2 EDA���g�đ��È��� ����С�Y ˼���c���� ��2�� �ɾ���߉݋������FPGA�_�l���� 2.1 �ɾ���߉݋�������A 2.1.1 �ɾ���߉݋�������� 2.1.2 �ɾ���߉݋�����İlչ�vʷ 2.1.3 �ɾ���߉݋�����Ļ����Y�� 2.1.4 �ɾ���߉݋�����ķ�� 2.2 CPLD�Ļ����Y�������c 2.3 FPGA�Ļ����Y�������c 2.4 FPGA��CPLD�����ܱ��^���_�l�����x�� 2.4.1 FPGA��CPLD�����ܱ��^ 2.4.2 FPGA��CPLD���_�l�����x�� 2.5 Xilinx����ϵ���������� 2.5.1 Spartanϵ�� 2.5.2 Virtexϵ�� ����С�Y ˼���c���� ��3�� ����ISE���_�l�h��ʹ��ָ�� 3.1 ISE�İ��b�c�������� 3.1.1 ISEܛ����B 3.1.2 ISEܛ���İ��b 3.1.3 ISEܛ���Ļ������� 3.2 ISE�Ĺ��̽����c�OӋݔ�� 3.2.1 ISE�Ĺ��̽��� 3.2.2 ����ISE��HDL���aݔ�� 3.2.3 ����ISE���aģ���ʹ�� 3.2.4 ����ISE��ԭ��Dݔ�뷨 3.2.5 ����ISE��IP Core��ʹ�� 3.3 ����ISE�ķ��� 3.4 ����ISE�ľC���c���F 3.4.1 ����Xilinx XST�ľC�� 3.4.2 ����ISE�Č��F 3.5 FPGA�����c���� 3.5.1 Xilinx FPGA�����·�C�� 3.5.2 iMPACT�Ļ������� 3.5.3 ʹ��iMPACT���������ļ� 3.6 �s���ļ��ľ��� 3.6.1 �s���ļ��Ķ��x 3.6.2 UCF�ļ����Z���f�� 3.6.3 ISE��UCF�ļ��ľ��� 3.7 ���ɻ�߉݋�����x 3.7.1 Chipscope Pro(���ɻ�߉݋��������)���� 3.7.2 Chipscope Pro��ʹ������ 3.7.3 Chipscope Pro Inserter�IJ�����ʹ�� 3.7.4 Chipscope Pro߉݋�����xʹ������ ����С�Y ˼���c���� ��4�� ���������߽�B 4.1 Modelsim SE 6.2 ܛ����ʹ�� 4.1.1 Modelsim SE 6.2 ܛ���İ��b 4.1.2 ����Modelsim�M�й��ܷ��� 4.1.3 ����Modelsim�M�Еr����� 4.2 Synplify Proܛ����ʹ�� 4.2.1 Synplify Pro 9.0.1ܛ���İ��b 4.2.2 Synplify Pro 9.0.1ܛ����ʹ�� ����С�Y ˼���c���� ��5�� ���Δ���߉݋�·���OӋ 5.1 ����Xilinx FPGA�ĽM��߉݋�·�OӋ 5.1.1 ����߉݋�T�·�OӋ 5.1.2 ���a���OӋ 5.1.3 �g�a���OӋ 5.1.4 ��ֵ���^���OӋ 5.1.5 �����x�����OӋ 5.1.6 �������_���OӋ 5.2 �r��߉݋�·�OӋ 5.2.1 �r���̖�͏�λ��̖ 5.2.2 �|�l���OӋ 5.2.3 ��λ�Ĵ��� 5.2.4 Ӌ�����OӋ 5.2.5 ���l���OӋ 5.3 �惦���OӋ 5.3.1 ֻ�x�惦��ROM 5.3.2 �S�C�惦��RAM 5.3.3 FIFO���OӋ 5.4 ���ޠ�B�C�OӋ 5.4.1 ���ޠ�B�Cԭ�� 5.4.2 ���ޠ�B�C��� 5.4.3 ���ޠ�B�C�OӋ���� ����С�Y ˼���c���� ��6�� EDA���g�C���OӋ���� 6.1 ���һ����߉݋�T�OӋ 6.2 ��������ԭ��D�Ļ���߉݋�T�OӋ 6.3 �����4�x1�����x�����OӋ 6.4 �����7�˱�Q���OӋ 6.5 �������Verilog HDL�OӋ4�˓����� 6.6 ���������IP�˵�4λ�˷����OӋ 6.7 ����ߎ���λ�˵�ͬ�����l���OӋ 6.8 ������λ�Ĵ����OӋ 6.9 �������ޠ�B�C�OӋ 6.10 ���ʮ���ޠ�B�C������ˮ�� 6.11 ���ʮһ�r犼����a���ӌ�� 6.12 ���ʮ��4��4����I�P��� ��7�� ����FPGA��Ƕ��ʽϵ�y�_�l 7.1 �ɾ���Ƕ��ʽϵ�y��B 7.1.1 ����FPGA��Ƕ��ʽϵ�y 7.1.2 Xilinx��˾��Ƕ��ʽ��Q���� 7.2 EDK���� 7.2.1 EDK��B 7.2.2 EDK�OӋ�Č��F���� 7.2.3 EDK���ļ������ܘ� 7.3 XPS�Ļ������� 7.3.1 ����BSB�����¹��� 7.3.2 XPS���Ñ����� 7.4 XPS�� ���� 7.4.1 XPS��ܛ��ݔ�� 7.4.2 XPS���̵Č��F�����d 7.5 EDK�_�l���� 7.5.1 DDR SDRAM�������Ĺ���ԭ�� 7.5.2 DDR SDRAM�������Ļ���Ҫ�� 7.5.3 DDR SDRAM��������EDK���F ����С�Y ˼���c���� ��� ���֌��Verilog HDL���a �����īI