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TSV三維集成理論技術(shù)與應(yīng)用

包郵 TSV三維集成理論技術(shù)與應(yīng)用

出版社：科學(xué)出版社出版時(shí)間：2022-09-01
開本： 16開 頁數(shù)： 318
中 圖 價(jià):¥142.9(7.6折) 定價(jià)  ¥188.0 登錄后可看到會(huì)員價(jià)
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TSV三維集成理論技術(shù)與應(yīng)用 版權(quán)信息

  • ISBN：9787030618368
  • 條形碼：9787030618368 ; 978-7-03-061836-8
  • 裝幀：一般膠版紙
  • 冊(cè)數(shù)：暫無
  • 重量：暫無
  • 所屬分類：>

TSV三維集成理論技術(shù)與應(yīng)用 本書特色

從事半導(dǎo)體芯片集成和先進(jìn)電子模塊、微系統(tǒng)的工程師、科研人員和技術(shù)管理人員，以及相關(guān)專業(yè)研究生和教師。

TSV三維集成理論技術(shù)與應(yīng)用 內(nèi)容簡(jiǎn)介

后摩爾時(shí)代將硅通孔（through silicon via，TSV）技術(shù)等優(yōu)選集成封裝技術(shù)作為重要發(fā)展方向。本書系統(tǒng)介紹作者團(tuán)隊(duì)在TSV三維集成方面的研究工作，包括緒論、TSV工藝仿真、TSV工藝、TSV三維互連電學(xué)設(shè)計(jì)、三維集成微系統(tǒng)的熱管理方法、三維集成電學(xué)測(cè)試技術(shù)、TSV轉(zhuǎn)接板技術(shù)、TSV三維集成應(yīng)用、發(fā)展趨勢(shì)。為了兼顧全面性、系統(tǒng)性，本書綜述國(guó)內(nèi)外相關(guān)技術(shù)進(jìn)展。 以期為集成電路專業(yè)高年級(jí)本科生、研究生及相關(guān)領(lǐng)域工程技術(shù)人員、科研人員等提供一定參考。

TSV三維集成理論技術(shù)與應(yīng)用 目錄

目錄
前言
第1章　緒論　1
1.1　發(fā)展機(jī)遇　1
1.2　TSV集成技術(shù)發(fā)展歷史　3
1.3　TSV三維集成的挑戰(zhàn)　14
參考文獻(xiàn)　16
第2章　TSV工藝仿真　18
2.1　概述　18
2.2　TSV深孔刻蝕工藝模擬仿真　18
2.2.1　等離子刻蝕的物理模型　18
2.2.2　刻蝕工藝模擬的算法　23
2.2.3　刻蝕模擬軟件　25
2.3　TSV深孔氧化硅介質(zhì)層淀積工藝模擬仿真　27
2.3.1　淀積的物理模型　27
2.3.2　淀積過程的模擬仿真　30
2.4　TSV深孔電鍍工藝模擬仿真　31
2.4.1　TSV深孔電鍍工藝原理和模型　31
2.4.2　Tafel曲線作為陰極邊界條件的實(shí)驗(yàn)?zāi)Ｐ汀?5
參考文獻(xiàn)　38
第3章　TSV工藝　40
3.1　概述　40
3.2　TSV刻孔　40
3.2.1　引言　40
3.2.2　Bosch工藝　41
3.2.3　其他刻孔技術(shù)　53
3.2.4　小結(jié)　56
3.3　TSV孔絕緣工藝　57
3.3.1　引言　57
3.3.2　PECVD沉積SiOx實(shí)現(xiàn)TSV孔絕緣　57
3.3.3　小結(jié)　61
3.4　TSV孔金屬化　62
3.4.1　電鍍銅工藝簡(jiǎn)介　62
3.4.2　濺射工藝制作TSV孔電鍍種子層　66
3.4.3　電鍍銅填充TSV孔　68
3.4.4　電鍍銅填充TSV孔工藝測(cè)試評(píng)估方法　72
3.4.5　電鍍銅填充TSV孔工藝失效模式　82
3.4.6　小結(jié)　83
3.5　硅晶圓減薄與銅平坦化　84
3.5.1　引言　84
3.5.2　TSV三維集成應(yīng)用中的硅片減薄與銅平坦化　84
3.5.3　硅晶圓減薄　86
3.5.4　減薄硅晶圓的固定與去除　90
3.5.5　銅平坦化　92
3.5.6　小結(jié)　96
3.6　微凸點(diǎn)與鍵合工藝　97
3.6.1　引言　97
3.6.2　微凸點(diǎn)鍵合工藝原理　97
3.6.3　小結(jié)　103
參考文獻(xiàn)　103
第4章　TSV三維互連電學(xué)設(shè)計(jì)　108
4.1　概述　108
4.1.1　三維集成給互連技術(shù)帶來的機(jī)遇　108
4.1.2　三維集成電互連設(shè)計(jì)面臨的挑戰(zhàn)　110
4.1.3　三維集成典型互連結(jié)構(gòu)　112
4.2　三維互連的電學(xué)建！114
4.2.1　TSV的等效電路參數(shù)計(jì)算　114
4.2.2　不同頻率下的TSV等效電路模型　118
4.2.3　TSV MOS耦合電容效應(yīng)　121
4.2.4　MOS電容參數(shù)掃描分析　129
4.2.5　MOS電容測(cè)試驗(yàn)證　133
4.3　三維互連的電學(xué)仿真　138
4.3.1　TSV的三維電磁場(chǎng)仿真　138
4.3.2　GSG-TSV仿真分析　139
4.3.3　GS-TSV仿真分析　142
4.4　電源完整性　147
4.4.1　基本原理與分析方法　147
4.4.2　三維集成系統(tǒng)中電源分配網(wǎng)絡(luò)的基本組成與分析　151
參考文獻(xiàn)　156
第5章　三維集成微系統(tǒng)的熱管理方法　158
5.1　三維集成微系統(tǒng)中的傳熱學(xué)　158
5.1.1　傳熱學(xué)的基本概念　158
5.1.2　三維集成微系統(tǒng)熱管理的發(fā)展趨勢(shì)　161
5.2　被動(dòng)式熱管理方法　162
5.2.1　被動(dòng)式熱管理方法概況　163
5.2.2　擴(kuò)散熱阻　164
5.2.3　熱TSV與熱線　166
5.2.4　基于等效導(dǎo)熱系數(shù)的系統(tǒng)級(jí)有限元仿真方法　170
5.3　主動(dòng)式熱管理方法　172
5.3.1　集成微系統(tǒng)的主動(dòng)式熱管理技術(shù)進(jìn)展　172
5.3.2　帶擾流柱的微流體冷卻方法　177
參考文獻(xiàn)　194
第6章　三維集成電學(xué)測(cè)試技術(shù)　196
6.1　三維集成電路測(cè)試概述　196
6.2　TSV測(cè)試　198
6.2.1　TSV電學(xué)測(cè)量　198
6.2.2　TSV物理缺陷測(cè)試　202
6.3　測(cè)試訪問架構(gòu)設(shè)計(jì)與測(cè)試調(diào)度　216
6.3.1　IEEE P1838標(biāo)準(zhǔn)　216
6.3.2　IEEE P1838標(biāo)準(zhǔn)測(cè)試訪問架構(gòu)的擴(kuò)展設(shè)計(jì)　222
6.3.3　三維集成電路的測(cè)試調(diào)度問題：?jiǎn)嗡樾巍?27
6.3.4　三維集成電路的測(cè)試調(diào)度問題：多塔情形　230
參考文獻(xiàn)　240
第7章　TSV轉(zhuǎn)接板技術(shù)　243
7.1　引言　243
7.2　面向數(shù)字IC三維集成的TSV轉(zhuǎn)接板工藝設(shè)計(jì)　244
7.3　TSV轉(zhuǎn)接板工藝研究　246
7.4　TSV轉(zhuǎn)接板失效分析　265
7.5　結(jié)束語　269
參考文獻(xiàn)　269
第8章　TSV三維集成應(yīng)用　273
8.1　引言　273
8.2　TSV三維立體集成SRAM存儲(chǔ)器　274
8.2.1　TSV三維集成SRAM存儲(chǔ)器架構(gòu)設(shè)計(jì)　274
8.2.2　三維互連電設(shè)計(jì)分析　277
8.2.3　8MB三維立體SRAM存儲(chǔ)器集成工藝與封裝方法　282
8.2.4　TSV三維集成SRAM存儲(chǔ)器測(cè)試分析　289
8.3　基于高阻硅TSV轉(zhuǎn)接板準(zhǔn)三維集成四通道接收組件　290
8.3.1　集成架構(gòu)與電學(xué)設(shè)計(jì)　291
8.3.2　基于高阻硅TSV轉(zhuǎn)接板準(zhǔn)三維集成工藝　295
8.3.3　測(cè)試分析　297
8.4　結(jié)束語　298
參考文獻(xiàn)　299
第9章　發(fā)展趨勢(shì)　300
9.1　小尺寸TSV三維集成　300
9.2　異質(zhì)三維混合信號(hào)集成　304
9.3　三維集成新技術(shù)　309
9.3.1　三維集成新材料　309
9.3.2　三維集成新工藝　310
9.3.3　三維集成新結(jié)構(gòu)新工藝　312
9.4　三維集成新架構(gòu)、新器件　312
參考文獻(xiàn)　316
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TSV三維集成理論技術(shù)與應(yīng)用 節(jié)選

第1章　緒論 1.1　發(fā)展機(jī)遇 自集成電路（integrated circuit，IC）出現(xiàn)以來，半導(dǎo)體技術(shù)一直沿著摩爾定律發(fā)展，有力地支撐了電子信息產(chǎn)業(yè)的發(fā)展。目前，半導(dǎo)體先進(jìn)制造工藝進(jìn)入7nm/5nm節(jié)點(diǎn)，臺(tái)灣積體電路制造股份有限公司宣稱7nm工藝節(jié)點(diǎn)IC技術(shù)已經(jīng)進(jìn)入量產(chǎn)水平，單顆SoC芯片可集成的晶體管數(shù)量已達(dá)千億級(jí)別。但是，隨著IC制造工藝進(jìn)入納米/原子級(jí)時(shí)代，微納電子IC的設(shè)計(jì)、制造、封裝與測(cè)試等研發(fā)難度越來越大，先進(jìn)工藝節(jié)點(diǎn)晶圓制造廠投資達(dá)百億美元量級(jí)，沿著摩爾定律發(fā)展步履維艱；谛陆Y(jié)構(gòu)、新材料、新工藝及集成新方法等的三維異質(zhì)集成技術(shù)成為半導(dǎo)體技術(shù)重要的發(fā)展方向，被認(rèn)為是摩爾定律發(fā)展的有效拓展與延伸[1]，如圖1.1所示。 三維異質(zhì)集成技術(shù)可以從封裝級(jí)、晶體管器件級(jí)和芯片級(jí)等層面實(shí)施，封裝級(jí)三維集成主要指多芯片組件封裝、封裝體疊層封裝、多層芯片疊層封裝等，晶體管器件級(jí)主要指晶體管有源層三維疊層、多種晶體管器件有源層轉(zhuǎn)移實(shí)現(xiàn)同一襯底。芯片級(jí)主要指準(zhǔn)三維集成、TSV三維集成等新方法，利用貫穿芯片襯底的垂直電互連，結(jié)合微凸點(diǎn)鍵合工藝實(shí)現(xiàn)多種功能芯片疊層集成，具有高密度集成的突出優(yōu)點(diǎn)，被認(rèn)為是IC產(chǎn)業(yè)的一項(xiàng)革命性技術(shù)，成為半導(dǎo)體產(chǎn)業(yè)界和學(xué)術(shù)界研究的熱點(diǎn)[2-7]。 TSV三維集成技術(shù)基礎(chǔ)性強(qiáng)，可應(yīng)用在CMOS圖像傳感器類光學(xué)圖像器件、紅外焦平面陣列傳感器等，微機(jī)電系統(tǒng)（micro-electro-mechanical system，MEMS）/納米機(jī)電系統(tǒng)（nano-electro-mechanical system，NEMS），功率/模擬/射頻器件，存儲(chǔ)類IC，邏輯類IC等，圖1.2是YOLE Development發(fā)布的TSV三維集成技術(shù)發(fā)展路線圖[8]。 隨著人工智能、高性能計(jì)算、云計(jì)算、物聯(lián)網(wǎng)、5G通信、可穿戴電子產(chǎn)品、智能硬件、數(shù)據(jù)中心、無人機(jī)、微小衛(wèi)星等新應(yīng)用市場(chǎng)的興起發(fā)展，新一代電子信息產(chǎn)品在體積、功能、性能、成本等方面要求越來越高，需要將多種襯底、多種工藝制備、多種功能器件/芯片集成整合在一起，硬件與軟件集成越來越呈現(xiàn)出微系統(tǒng)的技術(shù)特征，為TSV三維集成技術(shù)發(fā)展注入了新動(dòng)能。 近年來，制造業(yè)重新成為全球經(jīng)濟(jì)競(jìng)爭(zhēng)制高點(diǎn)，IC作為高端制造業(yè)重要領(lǐng)域，隨著摩爾定律進(jìn)入亞十納米/原子級(jí)時(shí)代，三維異質(zhì)集成是美國(guó)等先進(jìn)國(guó)家和國(guó)際領(lǐng)先電子信息產(chǎn)品公司布局后摩爾時(shí)代、提高功能集成密度的戰(zhàn)略性技術(shù)。我國(guó)作為IC產(chǎn)品消費(fèi)大國(guó)，目前國(guó)家和地方出臺(tái)了一系列政策支持IC產(chǎn)業(yè)的發(fā)展。如果說沿著摩爾定律追趕是補(bǔ)短板、夯實(shí)基礎(chǔ)，那么布局后摩爾時(shí)代集成電路技術(shù)、結(jié)合在電子信息產(chǎn)品終端應(yīng)用整合創(chuàng)新方面的優(yōu)勢(shì)則是實(shí)現(xiàn)超越的必由之路。 1.2　TSV集成技術(shù)發(fā)展歷史 TSV是Through-Si-Via的縮寫，業(yè)界認(rèn)為*早是由Savastiouk[9]在2010年提出來的，TSV的核心指垂直貫穿芯片襯底的電互連，建立芯片襯底正反兩個(gè)表面之間的立體信號(hào)通道，如圖1.3所示，這為堆疊芯片之間互連提供了便利的電學(xué)通道。 在半導(dǎo)體芯片襯底之上制作縱向微孔電通道，可以追溯至Shockley[10]提出的一項(xiàng)發(fā)明專利申請(qǐng)—Semi-conductive wafer and method of making the same，該專利提供了一種適用于制造高頻器件的半導(dǎo)體晶圓及形成這種晶圓的方法，核心思想是金屬化的貫穿晶圓的通孔為高頻器件提供電氣接地通道，該專利于1962年7月17日獲得授權(quán)。1976年，惠普（Hewlett-Packard，HP）公司在GaAs RF單片微波集成電路（monolithic microwave IC，MMIC）產(chǎn)品中率先使用了金屬化通孔接地技術(shù)[11，12]。為突破計(jì)算能力瓶頸，F(xiàn)eynman[13]于2008年提出了一種三維集成替代硅平面集成的新概念，即通過縱向堆疊提高集成密度進(jìn)而提高計(jì)算能力。 20世紀(jì)80年代，業(yè)界開始出現(xiàn)了利用三維集成提高晶體管集成密度的工藝實(shí)現(xiàn)技術(shù)方案。當(dāng)時(shí)，業(yè)界提出了通過垂直電互連實(shí)現(xiàn)兩層或兩層以上的有源電子器件疊層的技術(shù)概念，以得到一個(gè)更高密度的IC[12，14]，如圖1.4所示。1978 年，美國(guó)斯坦福大學(xué)Gat等[15]提出了利用激光再晶化工藝將低溫沉積在襯底表面介質(zhì)層上的多晶硅或非晶硅轉(zhuǎn)變?yōu)閱尉Ч璧姆椒，首次制作了絕緣體上硅結(jié)構(gòu)（silicon- on-insulator，SOI），可以在已有晶體管器件層上方的介質(zhì)層上再次沉積多晶硅，經(jīng)過再晶化處理為單晶硅以制造晶體管器件，首次驗(yàn)證并演示了三維集成的技術(shù)概念及集成方法。 除了采用SOI制造多層晶體管器件有源層的三維集成，利用縱向互連提供的芯片級(jí)垂直互連，將并行制造IC晶圓/芯片疊層實(shí)現(xiàn)三維集成也開始得到研究。20世紀(jì)80年代初，日本通商產(chǎn)業(yè)省（Ministry of International Trade and Industry，MITI）通過“未來工業(yè)基礎(chǔ)技術(shù)”項(xiàng)目資助研發(fā)三維集成技術(shù)，成立了“未來電子器件研發(fā)協(xié)會(huì)”及“3D IC研究委員會(huì)”，目標(biāo)是在1990 年完成堆疊晶體管有源層基礎(chǔ)技術(shù)的研發(fā)，2000年設(shè)計(jì)并實(shí)現(xiàn)高封裝密度存儲(chǔ)器、高速邏輯處理器或圖像處理器等，將多種不同功能、不同工藝的電路芯片集成到一個(gè)三維器件中。 當(dāng)時(shí)業(yè)界提出了兩種TSV三維集成方案：**種方案如圖1.4（a）所示，通過堆疊硅晶圓有源器件層實(shí)現(xiàn)，堆疊有源器件層之間通過垂直通孔實(shí)現(xiàn)電學(xué)連接；第二種方案如圖1.4（b）所示，采用TSV和微凸點(diǎn)進(jìn)行堆疊集成。與第二種方案相比，**種方案的晶體管密度、集成度、I/O密度等指標(biāo)更高，但由于采用晶圓形式集成制造，可能會(huì)造成功能良好的器件與功能失效器件之間堆疊的良率損失。而第二種方案可實(shí)現(xiàn)不同襯底、不同工藝、不同種類器件的堆疊集成，功能集成度高。遺憾的是，兩種方案都未成功實(shí)現(xiàn)商業(yè)化，根本原因是當(dāng)時(shí)條件下摩爾定律發(fā)展更容易引起投資者和技術(shù)人員的重視，SOC等技術(shù)路線更具有競(jìng)爭(zhēng)力。 21世紀(jì)初，隨著摩爾定律進(jìn)入深亞微米階段，新一代集成度的提高需要付出更加巨大的投入，TSV三維集成技術(shù)再次進(jìn)入產(chǎn)業(yè)界和學(xué)術(shù)界的視野。2012年，國(guó)際半導(dǎo)體技術(shù)發(fā)展藍(lán)圖（International Technology Roadmap for Semiconductors，ITRS）作為權(quán)威的預(yù)測(cè)組織在報(bào)告中指出：基于TSV技術(shù)的芯片級(jí)三維異質(zhì)集成方案，可望實(shí)現(xiàn)不同襯底材料、不同工藝制程、多種功能微電子芯片的高密度集成，是半導(dǎo)體行業(yè)未來發(fā)展的重要方向[1]。存儲(chǔ)器IC是現(xiàn)代電子信息系統(tǒng)中不可或缺的組成部分，特別是隨著智能手機(jī)普及化、人工智能與大數(shù)據(jù)火熱化，超大容量存儲(chǔ)器市場(chǎng)表現(xiàn)更為亮眼。隨著人們對(duì)存儲(chǔ)器容量需求的不斷提高，存儲(chǔ)器IC一度被業(yè)界認(rèn)為是*適宜TSV三維堆疊集成應(yīng)用的領(lǐng)域，有望在成倍地提高存儲(chǔ)器容量的同時(shí)，克服傳統(tǒng)三維堆疊集成中引線鍵合工藝給電信號(hào)引出帶來的不利影響。 2006年，三星公司宣稱采用TSV互連技術(shù)和微凸點(diǎn)鍵合工藝制作了8層堆疊存儲(chǔ)器IC樣品[16]。2009年，三星公司演示了TSV三維集成4層DDR3 DRAM（double-data-rate three dynamic random access memory）芯片[17]，存儲(chǔ)器采用主-從結(jié)構(gòu)設(shè)計(jì)，單層存儲(chǔ)器IC芯片使用20nm工藝制作，疊層之間芯片通過TSV互連實(shí)現(xiàn)信號(hào)通信，容量達(dá)到8GB，具有高速度、大容量的特點(diǎn)，如圖1.5所示。由于工藝復(fù)雜、制作成本高，主要針對(duì)高性能計(jì)算（high performance computing，HPC）等應(yīng)用。2011年，三星公司報(bào)道了用于移動(dòng)設(shè)備的TSV集成LPDRAM（low power double random access memory）芯片，如圖1.6所示[17]，采用4×128通道Wide-I/O接口可以達(dá)到12.8Gbit/s的帶寬，同時(shí)具有小尺寸和低功耗的特點(diǎn)。 2011年電子器件工程聯(lián)合委員會(huì)（Joint Electron Device Engineering Council，JEDEC）固態(tài)技術(shù)協(xié)會(huì)制定了“Wide I/O SDR”的移動(dòng)DRAM標(biāo)準(zhǔn)，Wide I/O采用TSV互連技術(shù)將數(shù)據(jù)輸入/輸出寬度由原來的32bit擴(kuò)大至512bit，通過堆疊多層DRAM芯片實(shí)現(xiàn)12.8Gbit/s的高速數(shù)據(jù)傳輸。2014年，JEDEC固態(tài)技術(shù)協(xié)會(huì)將高帶寬內(nèi)存（high bandwidth memory，HBM）作為JEDEC標(biāo)準(zhǔn)“JESD235A”。三星公司于2014年8月發(fā)布了配備36顆2GB DRAM的64GB服務(wù)器用RDIMM（registered dual in-line memory module）內(nèi)存條，每個(gè)DRAM芯片堆疊了4個(gè)4Gbit DDR4型SDRAM裸片，堆疊裸片之間通過微焊點(diǎn)電氣連接，裸片內(nèi)TSV與裸片之間微凸點(diǎn)構(gòu)成垂直電互連，圖1.7是三星公司基于TSV的RDIMM內(nèi)存條SEM（scanning electron microscope）照片（部分）。 美國(guó)Micron公司提出了混合存儲(chǔ)器立體（hybrid memory cube，HMC）模塊概念，采用TSV三維集成技術(shù)將DRAM芯片存儲(chǔ)單元部分與邏輯控制部分在三維空間內(nèi)重新劃分優(yōu)化，每層DRAM芯片僅包含存儲(chǔ)單元陣列和簡(jiǎn)單的電路，并被劃分為若干個(gè)存儲(chǔ)區(qū)塊，疊層中不同層的存儲(chǔ)區(qū)塊組成一個(gè)立體存儲(chǔ)庫，由疊層底層邏輯芯片控制，如圖1.8所示，此種與傳統(tǒng)平面架構(gòu)不同的三維集成新架

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