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高速串行收發器原理及芯片設計--基于JESD204B標準 版權信息
- ISBN：9787030664792
- 條形碼：9787030664792 ; 978-7-03-066479-2
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
高速串行收發器原理及芯片設計--基于JESD204B標準 內容簡介
*近幾年，我國相控陣雷達系統對超高度數據轉換器（ADDA）芯片提出了明確的需求，為了支撐星載ADDA與FPGA、DSP等算法處理芯片之間的超高速互聯，國內許多研究機構都參與到了具有確定性延遲的SerDes接口芯片研制工作中。首先，本書研究JESD204B協議的基本內容，整理其關鍵技術，分析204B控制器的確定性延遲機制，探討收發器PHY的系統結構和重要的參數設置。其次，本書分別針對發送端和接收端，詳細分析和描述JESD204B控制器的協議與數字電路設計實現。然后，本書基于55mm1p7m_RF工藝，采用數模混合設計完成了JESD204B收發器PHY的電路設計實現，重點詳述了發送機中的串行化器和終端檢測、接收機的自適應連續時間均衡器、離散時間判決反饋均衡器以及解串器設計。*后，本書介紹了基于混合信號的JESD204B收發器的系統仿真方案和關鍵仿真結果。 本書可供微電子、集成電路、通信工程、電路與系統等專業從業人員閱讀和參考。
高速串行收發器原理及芯片設計--基于JESD204B標準 目錄
目錄
第1章 緒論 1
1.1 JESD204B簡介 1
1.2 設計目標 4
1.3 本章小結 4
第2章 JESD204B收發器的功能、架構、端口描述 5
2.1 JESD204B協議概述 5
2.1.1 JESD204B收發器的系統架構 5
2.1.2 JESD204B IP的架構 7
2.2 JESD204B控制器（數字協議部分） 9
2.3 異步FIFO 11
2.4 JESD204B收發器PHY的結構 11
2.5 JESD204B收發器的重要參數配置 12
2.6 本章小結 15
第3章 JESD204B發送端協議分析及設計實現 16
3.1 JESD204B發送端協議分析 16
3.1.1 傳輸層協議分析 16
3.1.2 加擾協議分析 19
3.1.3 加擾協議分析 23
3.1.4 確定性延遲 29
3.2 JESD204B發送端的數字電路設計 33
3.2.1 設計指標 33
3.2.2 整體架構設計 33
3.2.3 JESD204B發送機傳輸層設計 34
3.2.4 JESD204B發送機鏈路層功能電路設計 38
3.2.5 JESD204B發送機狀態控制器設計 52
3.2.6 SPI從機設計 57
3.2.7 時鐘數據接口規范 59
3.3 本章小結 60
第4章 JESD204B接收端協議分析及設計實現 61
4.1 JESD204B接收端協議分析 61
4.1.1 數據鏈路層 61
4.1.2 碼組同步 61
4.1.3 對齊字符插入 63
4.1.4 初始化通道對齊 64
4.1.5 確定性延遲 66
4.2 JESD204B接收端關鍵的數字電路設計 68
4.2.1 解擾器的設計原理及實現方案 68
4.2.2 Comma檢測器設計原理及實現方案 73
4.2.3 8B/10B解碼器設計原理及實現方案 76
4.2.4 解幀器的設計原理及實現方案 89
4.2.5 控制字符檢測與替換的設計原理及實現方案 95
4.2.6 多通道對齊及確定性延遲的設計原理及實現方案 98
4.2.7 控制器狀態機的設計原理及實現方案 102
4.3 本章小結 109
第5章 JESD204B高速串行發送機設計 110
5.1 系統架構 110
5.2 電路實現 110
5.3 本章小結 114
第6章 JESD204B高速串行接收機設計 115
6.1 系統架構 115
6.2 自適應CTLE 116
6.3 采樣電路 116
6.3.1 采樣電路結構 116
6.3.2 偏置電流模塊 120
6.3.3 差模放大 121
6.4 非線性均衡器DFE 122
6.5 時鐘恢復器 122
6.5.1 CDR系統簡介 122
6.5.2 CDR具體分析及實現 126
6.5.3 CDR建模 129
6.6 本章小結 136
第7章 系統仿真結果 137
7.1 控制器仿真結果 137
7.1.1 擾碼有效 137
7.1.2 SPI讀寫操作 138
7.1.3 兩條通道發送不同數據 139
7.1.4 多芯片同步 140
7.1.5 環路測試 147
7.1.6 多芯片同步異常測試 148
7.1.7 正常發送功能 151
7.1.8 可測試性設計的驗證 156
7.1.9 極限速率的測試 159
7.2 時鐘仿真結果 160
7.3 接收機仿真結果 162
7.4 本章小結 168
第8章 結論 169
第1章 緒論 1
1.1 JESD204B簡介 1
1.2 設計目標 4
1.3 本章小結 4
第2章 JESD204B收發器的功能、架構、端口描述 5
2.1 JESD204B協議概述 5
2.1.1 JESD204B收發器的系統架構 5
2.1.2 JESD204B IP的架構 7
2.2 JESD204B控制器（數字協議部分） 9
2.3 異步FIFO 11
2.4 JESD204B收發器PHY的結構 11
2.5 JESD204B收發器的重要參數配置 12
2.6 本章小結 15
第3章 JESD204B發送端協議分析及設計實現 16
3.1 JESD204B發送端協議分析 16
3.1.1 傳輸層協議分析 16
3.1.2 加擾協議分析 19
3.1.3 加擾協議分析 23
3.1.4 確定性延遲 29
3.2 JESD204B發送端的數字電路設計 33
3.2.1 設計指標 33
3.2.2 整體架構設計 33
3.2.3 JESD204B發送機傳輸層設計 34
3.2.4 JESD204B發送機鏈路層功能電路設計 38
3.2.5 JESD204B發送機狀態控制器設計 52
3.2.6 SPI從機設計 57
3.2.7 時鐘數據接口規范 59
3.3 本章小結 60
第4章 JESD204B接收端協議分析及設計實現 61
4.1 JESD204B接收端協議分析 61
4.1.1 數據鏈路層 61
4.1.2 碼組同步 61
4.1.3 對齊字符插入 63
4.1.4 初始化通道對齊 64
4.1.5 確定性延遲 66
4.2 JESD204B接收端關鍵的數字電路設計 68
4.2.1 解擾器的設計原理及實現方案 68
4.2.2 Comma檢測器設計原理及實現方案 73
4.2.3 8B/10B解碼器設計原理及實現方案 76
4.2.4 解幀器的設計原理及實現方案 89
4.2.5 控制字符檢測與替換的設計原理及實現方案 95
4.2.6 多通道對齊及確定性延遲的設計原理及實現方案 98
4.2.7 控制器狀態機的設計原理及實現方案 102
4.3 本章小結 109
第5章 JESD204B高速串行發送機設計 110
5.1 系統架構 110
5.2 電路實現 110
5.3 本章小結 114
第6章 JESD204B高速串行接收機設計 115
6.1 系統架構 115
6.2 自適應CTLE 116
6.3 采樣電路 116
6.3.1 采樣電路結構 116
6.3.2 偏置電流模塊 120
6.3.3 差模放大 121
6.4 非線性均衡器DFE 122
6.5 時鐘恢復器 122
6.5.1 CDR系統簡介 122
6.5.2 CDR具體分析及實現 126
6.5.3 CDR建模 129
6.6 本章小結 136
第7章 系統仿真結果 137
7.1 控制器仿真結果 137
7.1.1 擾碼有效 137
7.1.2 SPI讀寫操作 138
7.1.3 兩條通道發送不同數據 139
7.1.4 多芯片同步 140
7.1.5 環路測試 147
7.1.6 多芯片同步異常測試 148
7.1.7 正常發送功能 151
7.1.8 可測試性設計的驗證 156
7.1.9 極限速率的測試 159
7.2 時鐘仿真結果 160
7.3 接收機仿真結果 162
7.4 本章小結 168
第8章 結論 169
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高速串行收發器原理及芯片設計--基于JESD204B標準 節選
第1章 緒論 1.1 JESD204B簡介 JESD204B作為轉換器接口經過幾次版本更新后越來越受矚目，效率也越來越高。隨著轉換器分辨率和速度的提高，對更高效率接口的需求也在增長。較之CMOS和LVDS接口，JESD204B接口可提供這種高效率，在速度、尺寸和成本上更有優勢。采用JESD204B接口的設計具有更高的速率，能支持轉換器的更高采樣速率。此外，引腳數量的減少使得封裝尺寸更小且布線數量更少，這些都讓電路板更容易設計并且整體系統成本更低。該標準可以方便地調整，從而滿足未來需求，這從它已經經歷的兩個版本的變化中即可看出。從2006年發布以來，JESD204標準經過兩次更新，目前版本為B。該標準已為越來越多的轉換器供應商、用戶以及FPGA制造商所采納，因此它被細分并增加了新特性，提高了效率和實施的便利性。此標準既適用于模數轉換器（ADC）也適用于數模轉換器（DAC），還可作為FPGA的通用接口（也可能用于ASIC）。JESD204B系統連接圖如圖1.1所示。 圖1.1 JESD204B系統連接圖 總的來說，相比以往傳統的接口（如CMOS、LVDS等），JESD204B的優勢主要有四點。①簡化系統設計。使用傳統的接口時，如果ADC的通道數很多，ADC與FPGA之間的布線將是非常密集的，且需要各通道的布線長度相同，實現相對煩瑣，否則將可能使數據質量變差。用JESD204B接口則可以大大簡化ADC與FPGA之間的布線。②減少引腳數目。和傳統的接口相比，JESD204B接口能大幅減少引腳數目，從而降低布板的成本。③由于布線更簡單、引腳數更少，因此，使用JESD204B接口將會使得封裝更小、更簡單。④JESD204B接口的數據率優勢將帶來大帶寬。 就像幾年前LVDS開始取代CMOS成為轉換器數字接口技術的首選一樣，以CML電平為基礎的JESD204有望在未來數年內以類似的方式發展。雖然CMOS技術目前還在使用中，但已基本被LVDS所取代。轉換器的速度和分辨率以及對更低功耗的要求*終使得CMOS和LVDS將不再適合。隨著CMOS輸出的數據速率的提高，瞬態電流也會增大，導致更高的功耗。雖然LVDS的電流和功耗依然相對較為平坦，但接口可支持的*高速度受到了限制。這是由于驅動器架構以及眾多數據線路都必須全部與某個數據時鐘同步。圖1.2顯示一個雙通道14位ADC的CMOS、LVDS和CML電平輸出的不同功耗要求。 圖1.2 各種電平標準的能效比較 在150～200 MSPS和14位分辨率時，就功耗而言，CML輸出驅動器的效率開始占優。CML的優點是：因為數據的串行化，所以對于給定的分辨率，它需要的輸出對數少于LVDS和CMOS驅動器。JESD204B接口規范所說明的CML驅動器還有一個額外的優勢，即當采樣速率提高并提升輸出線路速率時，該規范要求降低峰值電壓水平。同樣，針對給定的轉換器分辨率和采樣率，CML所需的引腳數目也大為減少。在CMOS和LVDS輸出中，數據用作每個通道數據的同步時鐘，使用CML輸出時，JESD204B數據傳輸的*大數據速率為12.5 Gbit/s。使用CML驅動器的JESD204B優勢十分明顯，引腳數大為減少。 12in（1in = 2.54cm）晶圓有兩個節點壽命會比較長，一個是65 nm/55 nm，另外一個就是28 nm。28 nm甚至比65 nm/55 nm前景更好，壽命更長。不管是設計公司的設計開發，還是現代工廠的產線建設，14 nm/16 nm或者10 nm/7 nm由于引入了finfet技術，流片成本都非常高。這樣的成本結構會使得要使用28 nm以下先進節點的芯片數量大幅減少。65 nm/55 nm工藝可以應付大多數指標要求不高的特種芯片，而高性能的特種芯片的產能需求會長時間停留在28 nm這個節點上。2015年9月24日，賽迪顧問發布《中國IC28納米工藝制程發展白皮書》。白皮書指出，隨著28 nm工藝技術的成熟，28 nm工藝產品市場需求量呈現爆發式增長態勢：從2012年的91.3萬片到2014年的294.5萬片，年復合增長率高達79.6%，并且這種高增長態勢將持續到2017年。白皮書明確表示，28 nm工藝將會在未來很長一段時間內作為高端主流的工藝節點。考慮到中國物聯網應用領域巨大的市場需求，28 nm工藝技術預計在中國將持續更長時間，為6～7年。 因此，隨著中芯國際（SMIC）在28 nm節點上即將具備量產的能力，我國特種芯片在28 nm上的國產化很快就會進入規模化階段，并將長期停留在此工藝制程中。因此在當前布局28 nm工藝節點的關鍵芯片設計技術是我國特種集成電路領域跨越式發展的重要課題。隨著越來越多的高性能特種SOC芯片演進至28 nm這個重要的CMOS工藝節點，符合JESD204B協議標準的高速串行收發器（Serdes）成為ADDA系統中必不可少的接口芯片。因此提前布局28 nm工藝節點的關鍵芯片設計技術是我國特種集成電路領域跨越式發展的重要課題。JESD204B收發器芯片在28 nm節點的設計需求可歸納為以下幾個關鍵技術。 （1）高速低噪聲射頻鎖相環，滿足1ps以內的抖動需求。 （2）Serdes物理層20 Gbit/s以上的串行收發速率，以應對未來更高數據率的ADDA轉換需求。 （3）滿足？55～125℃的溫度要求。 （4）輸入參考時鐘抖動濾除。 （5）自適應判決反饋均衡器支持30dB以上的信道損耗。 （6）支持JESD204B中對F、L、N、K等參數動態配置的可重構設計。 國際業內領先的數據轉換器供應商ADI和TI預見到了推動轉換器數字接口向JESD204發展的趨勢。ADI自初版JESD204規范發布之時起參與標準的定義。截至目前，ADI發布了多款轉換器產品，兼容JESD204和JESD204A輸出，目前與Xilinx合作發布了輸出兼容JESD204B的產品。AD9639是一款四通道、12位、170/210 MSPS ADC，集成JESD204接口。AD9644和AD9641是14位、80/155 MSPS、雙通道/單通道ADC，集成JESD204A接口，AD9680則集成了4路JESD204B接口的500 MSPS雙通道高速ADC芯片。國際著名FPGA提供商Altera和Xilinx均將204B作為其關鍵知識產權（IP）。兩個IP的架構基本相同，都是只實現JESD204B鏈路層協議部分，不包括傳輸層協議（幀組裝）、8B/10B編解碼。Altera的IP在根據自己的配置產生一個實例化時會給出一個幀組裝的參考，而Xilinx則沒有。兩個IP核的8B/10B編解碼模塊都是默認在Serdes里面實現的。Altera的IP核包含了寄存器配置模塊，因此內嵌了一個參數配置總線接口（Avalon-MM）。而Xilinx IP核參數配置模塊是與IP核獨立的，其配置總線使用AXI4-Lite總線接口。 在Serdes共性技術方面，近期國際上發表的*先進的Serdes成果顯示，實驗室測試數據速率可達到56 Gbit/s。PAM4發送機采用前饋均衡器（FFE）與預失真驅動以實現9dB*大增益和100%線性時序控制。當重定時與復用數據時，PAM4接收機采用線性和判決反饋均衡（DFE）與純線性CDR來恢復時鐘。高速解碼器被引入執行信號轉換。NRZ發送機采用相位校準在*后階段來動態地排列數據和時鐘相位。一個內置的PLL通過采用帶寬優化技術，提供*小的時鐘抖動。NRZ接收機包括從超高速數據流中提取時鐘的獨*技術，并且8倍地解復用。所有的電路都能夠在標準的65 nm和40 nm的CMOS技術下制造。 1.2 設 計 目 標 本書針對滿足JESD204B協議的高速串行互聯Serdes芯片架構進行研究，提出基于55 nm工藝的設計方法，具體內容主要包括以下幾方面。 （1）基于55 nm1p7m_RF工藝，設計驗證JESD204B controller和PHY，單路串行收發速率≥10 Gbit/s。 （2）整個架構包括2路TX、2路RX，兼容JESD204B的Subclass1子類，協議層參數可配置。 （3）介紹兩個版本的芯片設計，一版為獨立的測試芯片，另一版為供系統使用的JESD204B IP，介紹了芯片的混合信號仿真驗證。 1.3 本章小結 隨著轉換器分辨率和速度的提高，為了滿足對更高效率接口的需求。本章提出了JESD204B接口，首先介紹了JESD204標準的更新發展，闡述了該接口相比以往傳統的接口（如CMOS、LVDS等），不僅能夠提高轉換器分辨率和速度、支持轉換器具有更高的采樣速率，而且能讓系統成本更低、整體電路板更容易設計。其次在設計公司的設計開發和現代工廠的生產線建設上，提出高端主流的工藝節點的優勢，整理了JESD204B收發器芯片在先進工藝節點設計需求的關鍵技術。*后提出了對滿足JESD204B協議的高速串行互聯Serdes芯片架構的研究目標和設計方法。 第2章 JESD204B收發器的功能、架構、端口描述 2.1 JESD204B協議概述 用于數據轉換器的高速串行接口正在形成一種趨勢，以支持更高速轉換器、靈活的時鐘以及確定性延遲等日漸嚴苛的要求。JESD204串行鏈路的**版和第二版提供了轉換器以較少引腳數發送和接收數據時更為迫切需要的突破。但是，這些版本在通道數、速度和功能方面存在一些基本限制。而第三個版本（即JESD204B）有三個主要的新改進：更高的通道速率*大值（每通道高達12.5 Gbit/s）、支持確定性延遲、諧波幀時鐘。*新的JESD204B接口得益于轉換器性能的提升（這些轉換器兼容開放市場FPGA解決方案，并且可擴展），現已能輕松傳輸大量待處理的數據。 當采用并行I/O將多個高速數模轉換器（DAC）與單個FPGA相連時，對FPGA的I/O要求很高。這種情況下，很難對每個DAC到FPGA的數據時鐘輸出（DCO）信號進行布局并連接。Serdes接口如何改善這個問題？相比并行或低壓差分信號（LVDS）接口結構，串行JESD204B接口的I/O引腳數量要少得多。此外，時鐘信號內嵌于串行數據流中，因此DCO并不是必需的。由于JESD204B數據在發送機件中成幀并在接收機件中解幀（使用控制符對齊），I/O通道的時間偏斜在很大程度上是可以容忍的—只要不對布局產生很大影響即可。這可以在很大程度上簡化FPGA到ADC或DAC的I/O布局復雜性。JESD204B收發器支持JESD204B協議中subclass0、subclass1的要求。subclass0向后兼容JESD204A，subclass1可以實現JESD204B規定的確定性延遲。 2.1.1 JESD204B收發器的系統架構 整個 Jesd204b_serdes_top 包括兩大部分：JESD204B協議實現的數字電路模塊（jesd204b_core）和JESD204B高速串行器（phy），其中包括兩條收發鏈路。JESD204B測試芯片的系統結構圖如圖2.1所示。其中tdi_data、tdo_data是單芯片測試用的125MB、64位數據，同時對64位測試數據進行復用，tdi_data[39：0]給phy的txN_data[39：0]數據輸入端口復用，tdi_data[59：40]留給phy的相關端口配置復用，tdo_data留給rxN_data等端口復用輸出。 JESD204B測試芯片內部收發雙鏈路結構圖如圖2.2所示。
高速串行收發器原理及芯片設計--基于JESD204B標準 作者簡介
唐枋，重慶大學“百人計劃”特聘研究員，博士生導師，高性能集成電路重慶市工程實驗室副主任，重慶大學通信工程學院集成電路創新團隊帶頭人，獲第五批重慶市高等學校很好人才支持計劃，獲2017年唐立新獎教金，獲2018年重慶大學很好青年教師，出生年月：1983年10月，籍貫：重慶市，職稱職務：博士（后）、研究員、博（碩）士生導師。2006年獲得北京交通大學通信工程專業學士學位，2009年8月獲得香港科技大學電子信息與計算機工程碩士學位，2013年1月獲得香港科技大學電子信息與計算機工程博士學位。此后以副研究員的身份繼續在香港科技大學從事博士后工作。2013年11月以重慶大學“百人計劃”特聘研究員身份加入重慶大學通信工程學院集成電路設計與工程系。研究領域包括傳感器、模擬數字轉換器、高速通信接口和片上系統芯片設計，在包括IEEE Journal of Solid State Circuits, IEEE Transaction on Electron Devices，《電子學報》，European Solid-State Circuits Conference等非常不錯期刊和會議上發表論文40多篇，申請發明30多項。擔任第四屆和第五屆Asia Symposium & Exhibits on Quality Electronic Design，2014年《IEEE靠前電子器件和固態電路會議（EDSSC）》等靠前會議的委員，入選重慶市海外高層次人才，2017年科學中國人年度人物，作為項目主持人承擔各類項目總金額700多萬元。
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