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CMOS數(shù)字集成電路――分析與設(shè)計(第四版) 版權(quán)信息
- ISBN：9787121427220
- 條形碼：9787121427220 ; 978-7-121-42722-0
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
CMOS數(shù)字集成電路――分析與設(shè)計(第四版) 內(nèi)容簡介
本書詳細介紹CMOS數(shù)字集成電路的相關(guān)內(nèi)容，為反映納米級別CMOS技術(shù)的廣泛應(yīng)用和技術(shù)發(fā)展，全書在第三版的基礎(chǔ)上對晶體管模型公式和器件參數(shù)進行了修正，幾乎全部章節(jié)都進行了重寫，提供了反映現(xiàn)代技術(shù)發(fā)展水平和集成電路設(shè)計的新資料。全書共15章，章至第8章詳細討論MOS晶體管的相關(guān)特性和工作原理、基本反相器電路設(shè)計、組合邏輯電路及時序邏輯電路的結(jié)構(gòu)與工作原理；第9章至3章主要介紹應(yīng)用于優(yōu)選VLSI芯片設(shè)計的動態(tài)邏輯電路、半導(dǎo)體存儲器、低功耗CMOS邏輯電路、算術(shù)組合模塊、時鐘電路與輸入/輸出電路；*后兩章分別討論集成電路的產(chǎn)品化設(shè)計和可測試性設(shè)計這兩個重要主題。
CMOS數(shù)字集成電路――分析與設(shè)計(第四版) 目錄
目 錄
第1 章 概論 1
1．1 發(fā)展歷史 1
1．2 本書的目標和結(jié)構(gòu) 3
1．3 電路設(shè)計舉例 6
1．4 VLSI 設(shè)計方法綜述 12
1．5 VLSI 設(shè)計流程 14
1．6 設(shè)計分層 15
1．7 規(guī)范化、模塊化和本地化的概念 18
1．8 VLSI 的設(shè)計風(fēng)格 18
1．8．1 現(xiàn)場可編程門陣列(FPGA) 19
1．8．2 門陣列的設(shè)計 20
1．8．3 基于標準單元的設(shè)計 23
1．8．4 全定制設(shè)計 25
1．9 設(shè)計質(zhì)量 26
1．9．1 可測試性 26
1．9．2 成品率和可制造性 27
1．9．3 可靠性 27
1．9．4 技術(shù)升級能力 28
1．10 封裝技術(shù) 28
1．11 計算機輔助設(shè)計技術(shù) 30
1．11．1 綜合工具 30
1．11．2 版圖工具 30
1．11．3 仿真和檢驗工具 31
習(xí)題 31
第2 章 MOS 場效應(yīng)管的制造 34
2．1 概述 34
2．2 制造工藝的基本步驟 34
2．2．1 nMOS 晶體管的制造 36
2．2．2 器件隔離技術(shù) 39
2．2．3 硅局部氧化(LOCOS) 39
2．2．4 多層互連結(jié)構(gòu)和金屬化 40
2．3 CMOS n 阱工藝 41
2．4 CMOS 技術(shù)的發(fā)展 45
2．5 版圖設(shè)計規(guī)則 50
2．6 全定制掩模版圖設(shè)計 52
習(xí)題 55
第3 章 MOS 晶體管 57
3．1 金屬-氧化物-半導(dǎo)體(MOS)結(jié)構(gòu) 57
3．2 外部偏置下的MOS 系統(tǒng) 60
3．3 MOS 場效應(yīng)管(MOSFET)的結(jié)構(gòu)和作用 62
3．3．1 閾值電壓 64
3．3．2 MOSFET 工作狀況的定性觀察 68
3．4 MOSFET 的電流-電壓特性 69
3．4．1 漸變溝道近似 69
3．4．2 溝道長度調(diào)制 73
3．4．3 襯底偏置效應(yīng) 75
3．5 MOSFET 的收縮和小尺寸效應(yīng) 76
3．5．1 全收縮(恒場強等比例收縮) 77
3．5．2 恒電壓按比例收縮 78
3．5．3 短溝道效應(yīng)的電流-電壓方程 79
3．5．4 參數(shù)測量 83
3．5．5 小幾何尺寸器件的閾值電壓 87
3．5．6 窄溝道效應(yīng) 91
3．5．7 小尺寸器件引起的其他限制 92
3．5．8 納米級技術(shù)中的易變性 95
3．6 MOSFET 電容 99
3．6．1 氧化相關(guān)電容 100
3．6．2 結(jié)電容 102
習(xí)題 106
第4 章 用SPICE 進行MOS 管建模 109
4．1 概述 109
4．2 基本概念 109
4．3 一級模型方程 111
4．4 二級模型方程 114
4．4．1 電場遷移率的變化 115
4．4．2 飽和情況下的溝道長度變化 115
4．4．3 載流子速率飽和 116
4．4．4 亞閾值電導(dǎo) 116
4．4．5 其他小尺寸修正 117
4．5 三級模型方程 117
4．6 先進的MOSFET 模型 118
4．7 電容模型 118
4．8 SPICE MOSFET 模型的比較 121
附錄 典型SPICE 模型參數(shù) 122
習(xí)題 127
第5 章 MOS 反相器的靜態(tài)特性 128
5．1 概述 128
5．1．1 電壓傳輸特性(VTC) 129
5．1．2 噪聲抑制和噪聲容限 130
5．1．3 功率和芯片面積的考慮 132
5．2 電阻負載型反相器 133
5．2．1 VOH的計算 134
5．2．2 VOL的計算 134
5．2．3 VIL的計算 135
5．2．4 VIH的計算 135
5．2．5 功耗和芯片面積 137
5．3 MOSFET 負載反相器 140
5．3．1 增強型負載nMOS 反相器 140
5．3．2 偽nMOS 反相器 140
5．3．3 VOH的計算 142
5．3．4 VOL的計算 142
5．3．5 VIL的計算 143
5．3．6 VIH的計算 143
5．3．7 偽nMOS 反相器設(shè)計 144
5．3．8 功耗和占用面積問題的考慮 145
5．4 CMOS 反相器 148
5．4．1 電路工作狀態(tài) 148
5．4．2 VIL的計算 152
5．4．3 VIH的計算 153
5．4．4 Vth的計算 154
5．4．5 CMOS 反相器的設(shè)計 157
5．4．6 CMOS 反相器的電源電壓按比例減小 160
5．4．7 功耗和占用面積問題的考慮 160
附錄 小尺寸器件CMOS 反相器的尺寸設(shè)計趨勢 161
習(xí)題 163
第6 章 MOS 反相器的開關(guān)特性和體效應(yīng) 166
6．1 概述 166
6．2 延遲時間的定義 167
6．3 延遲時間的計算 168
6．4 延遲限制下的反相器設(shè)計 174
6．5 互連線電容的估算 181
6．5．1 互連線電容估算 184
6．5．2 互連線電阻的估算 190
6．6 互連線延遲的計算 190
6．6．1 RC 延遲模式 190
6．6．2 Elmore 延遲 191
6．7 CMOS 反相器的開關(guān)功耗 196
6．7．1 功率表仿真 198
6．7．2 功率-延遲積 201
6．7．3 能量-延遲積 202
附錄 超級緩沖器的設(shè)計 202
習(xí)題 204
第7 章 組合MOS 邏輯電路 208
7．1 概述 208
7．2 帶偽nMOS(pMOS)負載的MOS 邏輯電路 208
7．2．1 雙輸入“或非”邏輯門 208
7．2．2 VOH的計算 209
7．2．3 VOL的計算 209
7．2．4 多輸入的一般“或非”結(jié)構(gòu) 211
7．2．5 “或非”門的瞬態(tài)分析 211
7．2．6 雙輸入“與非”門 213
7．2．7 多輸入的一般“與非”門結(jié)構(gòu) 215
7．2．8 “與非”門的瞬態(tài)分析 216
7．3 CMOS 邏輯電路 217
7．3．1 CMOS NOR2(雙輸入“或非”門)邏輯門 217
7．3．2 CMOS NAND2(雙輸入“與非”門)邏輯門 221
7．3．3 簡單CMOS 邏輯門的版圖 221
7．4 復(fù)雜邏輯電路 222
7．4．1 復(fù)雜CMOS 邏輯門 224
7．4．2 復(fù)雜CMOS 邏輯門的版圖 225
7．4．3 “與或非”和“或與非”邏輯門 227
7．4．4 偽nMOS 復(fù)雜邏輯門 228
7．4．5 采用納米級技術(shù)的CMOS 邏輯電路的尺寸設(shè)計 230
7．5 CMOS 傳輸門 232
習(xí)題 239
第8 章 時序MOS 邏輯電路 244
8．1 概述 244
8．2 雙穩(wěn)態(tài)元件的特性 244
8．3 SR 鎖存電路 248
8．4 鐘控鎖存器和觸發(fā)器電路 252
8．4．1 鐘控SR 鎖存器 252
8．4．2 鐘控JK 鎖存器 254
8．4．3 主從觸發(fā)器 255
8．5 鐘控存儲器的時間相關(guān)參數(shù) 257
8．6 CMOS 的D 鎖存器和邊沿觸發(fā)器 258
8．7 基于脈沖鎖存器的鐘控存儲器 262
8．8 基于讀出放大器的觸發(fā)器 263
8．9 時鐘存儲器件中的邏輯嵌入 264
8．10 時鐘系統(tǒng)的能耗及其節(jié)能措施 265
附錄 266
習(xí)題 269
第9 章 動態(tài)邏輯電路 272
9．1 概述 272
9．2 傳輸晶體管電路的基本原理 273
9．2．1 邏輯“1”切換 274
9．2．2 邏輯“0”切換 276
9．2．3 電荷的儲存與泄放 278
9．3 電壓自舉技術(shù) 281
9．4 同步動態(tài)電路技術(shù) 283
9．5 動態(tài)CMOS 電路技術(shù) 287
9．5．1 CMOS 傳輸門邏輯 287
9．5．2 動態(tài)CMOS 邏輯(預(yù)充電-定值邏輯) 289
9．6 高性能動態(tài)邏輯CMOS 電路 290
9．6．1 多米諾CMOS 邏輯 290
9．6．2 NORA CMOS 邏輯(NP-多米諾邏輯) 297
9．6．3 拉鏈式CMOS 電路 299
9．6．4 真單相時鐘(TSPC)動態(tài)CMOS 299
習(xí)題 302
第10 章 半導(dǎo)體存儲器 305
10．1 概述 305
10．2 動態(tài)隨機存儲器(DRAM) 309
10．2．1 DRAM 的結(jié)構(gòu) 309
10．2．2 DRAM 單元的歷史演變過程 310
10．2．3 DRAM 單元類型 311
10．2．4 三晶體管DRAM 單元的工作原理 312
10．2．5 單晶體管DRAM 單元的工作過程 315
10．2．6 DRAM 操作模式 319
10．2．7 DRAM 存儲單元的漏電流和刷新操作 321
10．2．8 DRAM 輸入／輸出電路 322
10．2．9 DRAM 片上電壓發(fā)生器 326
10．3 靜態(tài)隨機存儲器(SRAM) 329
10．3．1 完全CMOS SRAM 單元 331
10．3．2 CMOS SRAM 單元的設(shè)計方法 332
10．3．3 SRAM 的運用 334
10．3．4 SRAM 單元中的漏電流 337
10．3．5 SRAM 讀／寫電路 338
10．3．6 低壓SRAM 339
10．4 非易失存儲器 340
10．5 閃存 349
10．5．1 NOR 閃存單元 351
10．5．2 NAND 閃存單元 352
10．5．3 多電平單元的概念 354
10．5．4 閃存電路 354
10．6 鐵電隨機存儲器(FRAM) 355
習(xí)題 357
第11 章 低功耗CMOS 邏輯電路 362
11．1 概述 362
11．2 功耗綜述 362
11．2．1 開關(guān)功耗 363
11．2．2 減少開關(guān)功耗的方法 365
11．2．3 短路功耗 365
11．2．4 泄漏功耗 368
11．2．5 實際功耗舉例 370
11．3 電壓按比例降低的低功耗設(shè)計 371
11．3．1 電壓按比例降低對功率和延遲的影響 371
11．3．2 可變閾值CMOS(VTCMOS)電路 373
11．3．3 多閾值CMOS(MTCMOS)電路 374
11．3．4 流水線操作方法 375
11．3．5 并行處理方法(硬件復(fù)制) 377
11．4 開關(guān)激活率的估算和優(yōu)化 379
11．4．1 開關(guān)激活率原理 379
11．4．2 減小開關(guān)激活率 381
11．4．3 減少短脈沖干擾 381
11．4．4 門控時鐘信號 382
11．5 減小開關(guān)電容 383
11．5．1 系統(tǒng)級設(shè)計方法 383
11．5．2 電路級設(shè)計方法 384
11．5．3 掩模級設(shè)計方法 384
11．6 絕熱邏輯電路 385
11．6．1 絕熱開關(guān) 385
11．6．2 絕熱邏輯門 386
11．6．3 分步充電電路 387
習(xí)題 389
第12 章 算術(shù)組合模塊 390
12．1 概述 390
12．2 加法器 390
12．2．1 CMOS 全加器電路 390
12．2．2 并行加法器 392
12．2．3 進位選擇加法器 392
12．2．4 超前進位加法器 394
12．2．5 并行前綴加法器 395
12．2．6 加法器設(shè)計中的折中 397
12．3 乘法器 398
12．3．1 陣列乘法器 398
12．3．2 華萊士(Wallace)樹乘法器 399
12．3．3 布思(Booth)乘法器 400
12．3．4 并行乘法器的整體設(shè)計 401
12．4 移位器 401
習(xí)題 402
第13 章 時鐘電路與輸入/輸出電路 406
13．1 概述 406
13．2 靜電放電(ESD)保護 406
13．3 輸入電路 408
13．4 輸出電路和L(di/dt)噪聲 412
13．5 片內(nèi)時鐘生成和分配 415
13．5．1 簡單的時鐘生成器 415
13．5．2 鎖相環(huán) 415
13．6 閂鎖現(xiàn)象及其預(yù)防措施 424
附錄 片上網(wǎng)絡(luò)：下一代片上系統(tǒng)(SoC)的新模式 428
習(xí)題 431
第14 章 產(chǎn)品化設(shè)計 433
14．1 概述 433
14．2 工藝變化 433
14．3 基本概念和定義 434
14．3．1 電路參數(shù) 434
14．3．2 含噪聲參數(shù)的分布 435
14．3．3 電路性能指標 436
14．3．4 參數(shù)成品率和性能可變性 438
14．4 實驗設(shè)計與性能建模 439
14．4．1 因子設(shè)計 440
14．4．2 中心組合設(shè)計 441
14．4．3 Taguchi 正交陣列 441
14．4．4 拉丁超立方抽樣 442
14．4．5 模型擬合 443
14．5 參數(shù)成品率的評估 443
14．5．1 直接蒙特卡羅方法 445
14．5．2 性能模型方法 445
14．5．2 一個參數(shù)成品率評估的簡單范例 446
14．6 參數(shù)成品率的*大值 447
14．6．1 基于蒙特卡羅的方法 447
14．6．2 幾何方法 447
14．6．3 一個簡單的成品率*大化方法 447
14．6．4 參數(shù)成品率*大化的一個簡單例子 448
14．7 *壞情況分析 448
14．7．1 轉(zhuǎn)角技術(shù) 449
14．7．2 一種更實際的*壞情況分析法 450
14．7．3 一個*壞情況分析的簡單例子 451
14．8 性能參數(shù)變化的*小化 452
習(xí)題 454
第15 章 可測試性設(shè)計 457
15．1 概述 457
15．2 故障類型和模型 457
15．3 可控性和可觀察性 460
15．4 專用可測試性設(shè)計技術(shù) 460
15．5 基于掃描的技術(shù) 462
15．6 內(nèi)建自測(BIST)技術(shù) 464
15．7 電流監(jiān)控IDDQ 檢測 466
習(xí)題 467
參考文獻 468
物理和材料常數(shù) 473
公式 474
第1 章 概論 1
1．1 發(fā)展歷史 1
1．2 本書的目標和結(jié)構(gòu) 3
1．3 電路設(shè)計舉例 6
1．4 VLSI 設(shè)計方法綜述 12
1．5 VLSI 設(shè)計流程 14
1．6 設(shè)計分層 15
1．7 規(guī)范化、模塊化和本地化的概念 18
1．8 VLSI 的設(shè)計風(fēng)格 18
1．8．1 現(xiàn)場可編程門陣列(FPGA) 19
1．8．2 門陣列的設(shè)計 20
1．8．3 基于標準單元的設(shè)計 23
1．8．4 全定制設(shè)計 25
1．9 設(shè)計質(zhì)量 26
1．9．1 可測試性 26
1．9．2 成品率和可制造性 27
1．9．3 可靠性 27
1．9．4 技術(shù)升級能力 28
1．10 封裝技術(shù) 28
1．11 計算機輔助設(shè)計技術(shù) 30
1．11．1 綜合工具 30
1．11．2 版圖工具 30
1．11．3 仿真和檢驗工具 31
習(xí)題 31
第2 章 MOS 場效應(yīng)管的制造 34
2．1 概述 34
2．2 制造工藝的基本步驟 34
2．2．1 nMOS 晶體管的制造 36
2．2．2 器件隔離技術(shù) 39
2．2．3 硅局部氧化(LOCOS) 39
2．2．4 多層互連結(jié)構(gòu)和金屬化 40
2．3 CMOS n 阱工藝 41
2．4 CMOS 技術(shù)的發(fā)展 45
2．5 版圖設(shè)計規(guī)則 50
2．6 全定制掩模版圖設(shè)計 52
習(xí)題 55
第3 章 MOS 晶體管 57
3．1 金屬-氧化物-半導(dǎo)體(MOS)結(jié)構(gòu) 57
3．2 外部偏置下的MOS 系統(tǒng) 60
3．3 MOS 場效應(yīng)管(MOSFET)的結(jié)構(gòu)和作用 62
3．3．1 閾值電壓 64
3．3．2 MOSFET 工作狀況的定性觀察 68
3．4 MOSFET 的電流-電壓特性 69
3．4．1 漸變溝道近似 69
3．4．2 溝道長度調(diào)制 73
3．4．3 襯底偏置效應(yīng) 75
3．5 MOSFET 的收縮和小尺寸效應(yīng) 76
3．5．1 全收縮(恒場強等比例收縮) 77
3．5．2 恒電壓按比例收縮 78
3．5．3 短溝道效應(yīng)的電流-電壓方程 79
3．5．4 參數(shù)測量 83
3．5．5 小幾何尺寸器件的閾值電壓 87
3．5．6 窄溝道效應(yīng) 91
3．5．7 小尺寸器件引起的其他限制 92
3．5．8 納米級技術(shù)中的易變性 95
3．6 MOSFET 電容 99
3．6．1 氧化相關(guān)電容 100
3．6．2 結(jié)電容 102
習(xí)題 106
第4 章 用SPICE 進行MOS 管建模 109
4．1 概述 109
4．2 基本概念 109
4．3 一級模型方程 111
4．4 二級模型方程 114
4．4．1 電場遷移率的變化 115
4．4．2 飽和情況下的溝道長度變化 115
4．4．3 載流子速率飽和 116
4．4．4 亞閾值電導(dǎo) 116
4．4．5 其他小尺寸修正 117
4．5 三級模型方程 117
4．6 先進的MOSFET 模型 118
4．7 電容模型 118
4．8 SPICE MOSFET 模型的比較 121
附錄 典型SPICE 模型參數(shù) 122
習(xí)題 127
第5 章 MOS 反相器的靜態(tài)特性 128
5．1 概述 128
5．1．1 電壓傳輸特性(VTC) 129
5．1．2 噪聲抑制和噪聲容限 130
5．1．3 功率和芯片面積的考慮 132
5．2 電阻負載型反相器 133
5．2．1 VOH的計算 134
5．2．2 VOL的計算 134
5．2．3 VIL的計算 135
5．2．4 VIH的計算 135
5．2．5 功耗和芯片面積 137
5．3 MOSFET 負載反相器 140
5．3．1 增強型負載nMOS 反相器 140
5．3．2 偽nMOS 反相器 140
5．3．3 VOH的計算 142
5．3．4 VOL的計算 142
5．3．5 VIL的計算 143
5．3．6 VIH的計算 143
5．3．7 偽nMOS 反相器設(shè)計 144
5．3．8 功耗和占用面積問題的考慮 145
5．4 CMOS 反相器 148
5．4．1 電路工作狀態(tài) 148
5．4．2 VIL的計算 152
5．4．3 VIH的計算 153
5．4．4 Vth的計算 154
5．4．5 CMOS 反相器的設(shè)計 157
5．4．6 CMOS 反相器的電源電壓按比例減小 160
5．4．7 功耗和占用面積問題的考慮 160
附錄 小尺寸器件CMOS 反相器的尺寸設(shè)計趨勢 161
習(xí)題 163
第6 章 MOS 反相器的開關(guān)特性和體效應(yīng) 166
6．1 概述 166
6．2 延遲時間的定義 167
6．3 延遲時間的計算 168
6．4 延遲限制下的反相器設(shè)計 174
6．5 互連線電容的估算 181
6．5．1 互連線電容估算 184
6．5．2 互連線電阻的估算 190
6．6 互連線延遲的計算 190
6．6．1 RC 延遲模式 190
6．6．2 Elmore 延遲 191
6．7 CMOS 反相器的開關(guān)功耗 196
6．7．1 功率表仿真 198
6．7．2 功率-延遲積 201
6．7．3 能量-延遲積 202
附錄 超級緩沖器的設(shè)計 202
習(xí)題 204
第7 章 組合MOS 邏輯電路 208
7．1 概述 208
7．2 帶偽nMOS(pMOS)負載的MOS 邏輯電路 208
7．2．1 雙輸入“或非”邏輯門 208
7．2．2 VOH的計算 209
7．2．3 VOL的計算 209
7．2．4 多輸入的一般“或非”結(jié)構(gòu) 211
7．2．5 “或非”門的瞬態(tài)分析 211
7．2．6 雙輸入“與非”門 213
7．2．7 多輸入的一般“與非”門結(jié)構(gòu) 215
7．2．8 “與非”門的瞬態(tài)分析 216
7．3 CMOS 邏輯電路 217
7．3．1 CMOS NOR2(雙輸入“或非”門)邏輯門 217
7．3．2 CMOS NAND2(雙輸入“與非”門)邏輯門 221
7．3．3 簡單CMOS 邏輯門的版圖 221
7．4 復(fù)雜邏輯電路 222
7．4．1 復(fù)雜CMOS 邏輯門 224
7．4．2 復(fù)雜CMOS 邏輯門的版圖 225
7．4．3 “與或非”和“或與非”邏輯門 227
7．4．4 偽nMOS 復(fù)雜邏輯門 228
7．4．5 采用納米級技術(shù)的CMOS 邏輯電路的尺寸設(shè)計 230
7．5 CMOS 傳輸門 232
習(xí)題 239
第8 章 時序MOS 邏輯電路 244
8．1 概述 244
8．2 雙穩(wěn)態(tài)元件的特性 244
8．3 SR 鎖存電路 248
8．4 鐘控鎖存器和觸發(fā)器電路 252
8．4．1 鐘控SR 鎖存器 252
8．4．2 鐘控JK 鎖存器 254
8．4．3 主從觸發(fā)器 255
8．5 鐘控存儲器的時間相關(guān)參數(shù) 257
8．6 CMOS 的D 鎖存器和邊沿觸發(fā)器 258
8．7 基于脈沖鎖存器的鐘控存儲器 262
8．8 基于讀出放大器的觸發(fā)器 263
8．9 時鐘存儲器件中的邏輯嵌入 264
8．10 時鐘系統(tǒng)的能耗及其節(jié)能措施 265
附錄 266
習(xí)題 269
第9 章 動態(tài)邏輯電路 272
9．1 概述 272
9．2 傳輸晶體管電路的基本原理 273
9．2．1 邏輯“1”切換 274
9．2．2 邏輯“0”切換 276
9．2．3 電荷的儲存與泄放 278
9．3 電壓自舉技術(shù) 281
9．4 同步動態(tài)電路技術(shù) 283
9．5 動態(tài)CMOS 電路技術(shù) 287
9．5．1 CMOS 傳輸門邏輯 287
9．5．2 動態(tài)CMOS 邏輯(預(yù)充電-定值邏輯) 289
9．6 高性能動態(tài)邏輯CMOS 電路 290
9．6．1 多米諾CMOS 邏輯 290
9．6．2 NORA CMOS 邏輯(NP-多米諾邏輯) 297
9．6．3 拉鏈式CMOS 電路 299
9．6．4 真單相時鐘(TSPC)動態(tài)CMOS 299
習(xí)題 302
第10 章 半導(dǎo)體存儲器 305
10．1 概述 305
10．2 動態(tài)隨機存儲器(DRAM) 309
10．2．1 DRAM 的結(jié)構(gòu) 309
10．2．2 DRAM 單元的歷史演變過程 310
10．2．3 DRAM 單元類型 311
10．2．4 三晶體管DRAM 單元的工作原理 312
10．2．5 單晶體管DRAM 單元的工作過程 315
10．2．6 DRAM 操作模式 319
10．2．7 DRAM 存儲單元的漏電流和刷新操作 321
10．2．8 DRAM 輸入／輸出電路 322
10．2．9 DRAM 片上電壓發(fā)生器 326
10．3 靜態(tài)隨機存儲器(SRAM) 329
10．3．1 完全CMOS SRAM 單元 331
10．3．2 CMOS SRAM 單元的設(shè)計方法 332
10．3．3 SRAM 的運用 334
10．3．4 SRAM 單元中的漏電流 337
10．3．5 SRAM 讀／寫電路 338
10．3．6 低壓SRAM 339
10．4 非易失存儲器 340
10．5 閃存 349
10．5．1 NOR 閃存單元 351
10．5．2 NAND 閃存單元 352
10．5．3 多電平單元的概念 354
10．5．4 閃存電路 354
10．6 鐵電隨機存儲器(FRAM) 355
習(xí)題 357
第11 章 低功耗CMOS 邏輯電路 362
11．1 概述 362
11．2 功耗綜述 362
11．2．1 開關(guān)功耗 363
11．2．2 減少開關(guān)功耗的方法 365
11．2．3 短路功耗 365
11．2．4 泄漏功耗 368
11．2．5 實際功耗舉例 370
11．3 電壓按比例降低的低功耗設(shè)計 371
11．3．1 電壓按比例降低對功率和延遲的影響 371
11．3．2 可變閾值CMOS(VTCMOS)電路 373
11．3．3 多閾值CMOS(MTCMOS)電路 374
11．3．4 流水線操作方法 375
11．3．5 并行處理方法(硬件復(fù)制) 377
11．4 開關(guān)激活率的估算和優(yōu)化 379
11．4．1 開關(guān)激活率原理 379
11．4．2 減小開關(guān)激活率 381
11．4．3 減少短脈沖干擾 381
11．4．4 門控時鐘信號 382
11．5 減小開關(guān)電容 383
11．5．1 系統(tǒng)級設(shè)計方法 383
11．5．2 電路級設(shè)計方法 384
11．5．3 掩模級設(shè)計方法 384
11．6 絕熱邏輯電路 385
11．6．1 絕熱開關(guān) 385
11．6．2 絕熱邏輯門 386
11．6．3 分步充電電路 387
習(xí)題 389
第12 章 算術(shù)組合模塊 390
12．1 概述 390
12．2 加法器 390
12．2．1 CMOS 全加器電路 390
12．2．2 并行加法器 392
12．2．3 進位選擇加法器 392
12．2．4 超前進位加法器 394
12．2．5 并行前綴加法器 395
12．2．6 加法器設(shè)計中的折中 397
12．3 乘法器 398
12．3．1 陣列乘法器 398
12．3．2 華萊士(Wallace)樹乘法器 399
12．3．3 布思(Booth)乘法器 400
12．3．4 并行乘法器的整體設(shè)計 401
12．4 移位器 401
習(xí)題 402
第13 章 時鐘電路與輸入/輸出電路 406
13．1 概述 406
13．2 靜電放電(ESD)保護 406
13．3 輸入電路 408
13．4 輸出電路和L(di/dt)噪聲 412
13．5 片內(nèi)時鐘生成和分配 415
13．5．1 簡單的時鐘生成器 415
13．5．2 鎖相環(huán) 415
13．6 閂鎖現(xiàn)象及其預(yù)防措施 424
附錄 片上網(wǎng)絡(luò)：下一代片上系統(tǒng)(SoC)的新模式 428
習(xí)題 431
第14 章 產(chǎn)品化設(shè)計 433
14．1 概述 433
14．2 工藝變化 433
14．3 基本概念和定義 434
14．3．1 電路參數(shù) 434
14．3．2 含噪聲參數(shù)的分布 435
14．3．3 電路性能指標 436
14．3．4 參數(shù)成品率和性能可變性 438
14．4 實驗設(shè)計與性能建模 439
14．4．1 因子設(shè)計 440
14．4．2 中心組合設(shè)計 441
14．4．3 Taguchi 正交陣列 441
14．4．4 拉丁超立方抽樣 442
14．4．5 模型擬合 443
14．5 參數(shù)成品率的評估 443
14．5．1 直接蒙特卡羅方法 445
14．5．2 性能模型方法 445
14．5．2 一個參數(shù)成品率評估的簡單范例 446
14．6 參數(shù)成品率的*大值 447
14．6．1 基于蒙特卡羅的方法 447
14．6．2 幾何方法 447
14．6．3 一個簡單的成品率*大化方法 447
14．6．4 參數(shù)成品率*大化的一個簡單例子 448
14．7 *壞情況分析 448
14．7．1 轉(zhuǎn)角技術(shù) 449
14．7．2 一種更實際的*壞情況分析法 450
14．7．3 一個*壞情況分析的簡單例子 451
14．8 性能參數(shù)變化的*小化 452
習(xí)題 454
第15 章 可測試性設(shè)計 457
15．1 概述 457
15．2 故障類型和模型 457
15．3 可控性和可觀察性 460
15．4 專用可測試性設(shè)計技術(shù) 460
15．5 基于掃描的技術(shù) 462
15．6 內(nèi)建自測(BIST)技術(shù) 464
15．7 電流監(jiān)控IDDQ 檢測 466
習(xí)題 467
參考文獻 468
物理和材料常數(shù) 473
公式 474
展開全部
CMOS數(shù)字集成電路――分析與設(shè)計(第四版) 作者簡介
Sung-Mo Kang 曾任韓國科學(xué)技術(shù)院(KAIST)院長，兼任電氣工程教授。他還曾是美國伊利諾伊大學(xué)厄巴納一香檳分校電氣和計算機工程系的系主任和教授，美國加州大學(xué)圣克魯茲分校工程系主任，以及美國加州大學(xué)默塞德分校的名譽校長。Yusuf Leblebici 電氣工程教授，在位于洛桑的瑞士聯(lián)邦理工學(xué)院擔(dān)任微電子系統(tǒng)實驗室主任。他曾在土耳其薩班哲大學(xué)任微電子項目協(xié)調(diào)人，也曾是美國伍斯特理工學(xué)院電氣和計算機工程副教授以及土耳其伊斯坦布爾科技大學(xué)電氣工程副教授。Chulwoo Kim 韓國高麗大學(xué)電氣和電子工程教授。他曾是美國加州大學(xué)洛杉磯分校和加州大學(xué)圣克魯茲分校的客座教授，也曾在得克薩斯州奧斯汀的IBM微電子部門工作，參與單元處理器設(shè)計。王志功，男，東南大學(xué)信息科學(xué)與工程學(xué)院教授、博士生導(dǎo)師，東南大學(xué)射頻與光電集成電路研究所所長。竇建華，合肥工業(yè)大學(xué)副教授，碩士生導(dǎo)師，主要從事電路理論、電子技術(shù)、通信電子線路、EDA的教學(xué)科研和IC設(shè)計方面的教學(xué)和科研工作。
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