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VerilogHDL數字集成電路設計原理與應用(第三版) 版權信息
- ISBN：9787560667843
- 條形碼：9787560667843 ; 978-7-5606-6784-3
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
VerilogHDL數字集成電路設計原理與應用(第三版) 內容簡介
本書系統地對Verilog HDL語法和程序設計進行了介紹，明確了數字可綜合邏輯設計和測試仿真程序設計在Verilog HDL中的不同，通過對典型的組合邏輯電路、時序邏輯電路和測試程序的設計舉例，較為完整地說明了Verilog HDL在數字集成電路中的使用方法，同時對系統級硬件描述語言System Verilog進行了簡要描述。 全書共8章，主要內容包括硬件描述語言和Verilog HDL概述、Verilog HDL的基本語法、Verilog HDL程序設計語句和描述方式、組合電路和時序電路的設計舉例、Verilog HDL集成電路測試程序和測試方法、較為復雜的數字電路和系統的設計舉例、數字集成電路中Verilog HDL的EDA工具及其使用、System Verilog常用語法和相關設計驗證方法等。 本書可作為電子信息類相關專業本科生和研究生的教材，也可作為數字集成電路設計工程師的參考書。
VerilogHDL數字集成電路設計原理與應用(第三版) 目錄
第1章 Verilog HDL數字集成電路設計方法概述 1
1.1 數字集成電路的發展和設計方法的演變 1
1.2 硬件描述語言 3
1.3 功能模塊的可重用性與IP核 5
1.4 Verilog HDL的發展和國際標準 6
1.5 Verilog HDL在數字集成電路設計中的優點 8
1.6 Verilog HDL在數字集成電路設計流程中的作用 10
本章小結 11
思考題和習題 11
第2章 Verilog HDL基礎知識 12
2.1 Verilog HDL的語言要素 12
2.1.1 符號 12
2.1.2 數據類型 16
2.1.3 運算符 22
2.2 模塊 30
2.3 端口 31
本章小結 32
思考題和習題 32
第3章 Verilog HDL程序設計語句和描述方式 34
3.1 數據流建模 34
3.2 行為級建模 36
3.2.1 過程語句 37
3.2.2 語句塊 40
3.2.3 過程賦值語句 42
3.2.4 過程連續賦值語句 45
3.2.5 條件分支語句 47
3.2.6 循環語句 52
3.3 結構化建模 55
3.3.1 模塊級建模 56
3.3.2 門級建模 63
3.3.3 開關級建模 65
本章小結 67
思考題和習題 67
第4章 Verilog HDL數字邏輯電路設計方法 70
4.1 Verilog HDL的設計思想和??可綜合特性 70
4.2 組合電路的設計 74
4.2.1 數字加法器 77
4.2.2 數據比較器 79
4.2.3 數據選擇器 81
4.2.4 數字編碼器 82
4.2.5 數字譯碼器 87
4.2.6 奇偶校驗器 88
4.3 時序電路的設計 90
4.3.1 觸發器 96
4.3.2 計數器 98
4.3.3 移位寄存器 99
4.3.4 序列信號發生器 100
4.4 有限同步狀態機 104
本章小結 114
思考題和習題 114
第5章 仿真驗證與Testbench編寫 117
5.1 Verilog HDL電路仿真和驗證概述 117
5.2 Verilog HDL測試程序設計基礎 120
5.2.1 Testbench及其結構 120
5.2.2 測試平臺舉例 123
5.2.3 Verilog HDL仿真結果確認 125
5.2.4 Verilog HDL仿真效率 127
5.3 與仿真相關的系統任務 128
5.3.1 $display和 $write 128
5.3.2 $monitor和 $strobe 130
5.3.3 $time和 $realtime 132
5.3.4 $finish和 $stop 134
5.3.5 $readmemb和 $readmemh 135
5.3.6 $random 137
5.4 信號時間賦值語句 137
5.4.1 時間延遲的語法說明 138
5.4.2 時間延遲的描述形式 139
5.4.3 邊沿觸發事件控制 143
5.4.4 電平敏感事件控制 146
5.5 任務和函數 147
5.5.1 任務 148
5.5.2 函數 152
5.5.3 任務與函數的區別 155
5.6 典型測試向量的設計 156
5.6.1 變量初始化 156
5.6.2 數據信號測試向量的產生 156
5.6.3 時鐘信號測試向量的產生 157
5.6.4 數據的同步產生和輸出 160
5.6.5 數據緩存的應用 160
5.6.6 總線信號測試向量的產生 161
5.7 基本門級元件和模塊的延時建模 163
5.7.1 門級延時建模 163
5.7.2 模塊延時建模 167
5.7.3 與時序檢查相關的系統任務 170
5.8 編譯預處理語句 171
5.8.1 宏定義 172
5.8.2 文件包含處理 173
5.8.3 仿真時間標度 174
5.8.4 條件編譯 175
5.8.5 其他語句 176
本章小結 177
思考題和習題 177
第6章 Verilog HDL高級程序設計舉例 181
6.1 數字電路系統設計的層次化描述方法 181
6.2 典型電路設計 185
6.2.1 加法器樹乘法器 185
6.2.2 Wallace樹乘法器 188
6.2.3 復數乘法器 191
6.2.4 FIR濾波器的設計 192
6.2.5 片內存儲器的設計 196
6.2.6 FIFO設計 201
6.2.7 鍵盤掃描和編碼器 205
6.2.8 log函數的Verilog HDL設計 212
6.3 總線控制器設計 215
6.3.1 UART接口控制器 216
6.3.2 SPI接口控制器 220
本章小結 223
思考題和習題 223
第7章 仿真測試工具和綜合工具 225
7.1 數字集成電路設計流程簡介 225
7.2 測試和仿真工具 228
7.2.1 ModelSim的使用 229
7.2.2 NC-Verilog的使用 239
7.3 綜合工具 243
7.3.1 Synplify的使用 243
7.3.2 Design Compiler的使用 249
7.4 布局布線工具及后仿真 254
7.4.1 工具簡介 254
7.4.2 布局布線 256
7.4.3 后仿真 260
7.4.4 添加仿真庫 263
本章小結 265
思考題和習題 266
第8章 System Verilog設計與驗證 267
8.1 概述 267
8.1.1 System Verilog語言的發展 267
8.1.2 System Verilog語言架構 268
8.2 System Verilog程序設計語句 270
8.2.1 數據類型 270
8.2.2 操作符 274
8.2.3 模塊的定義及調用 275
8.2.4 過程塊 276
8.2.5 分支語句 279
8.2.6 循環語句 281
8.2.7 任務和函數 282
8.2.8 包 283
8.2.9 接口 284
8.3 基于System Verilog的仿真驗證 290
8.3.1 面向對象的編程 291
8.3.2 隨機約束 297
8.3.3 覆蓋率 301
8.3.4 System Verilog斷言 313
8.4 System Verilog與C語言接口 327
8.4.1 DPI導入C函數和任務 327
8.4.2 DPI導出Verilog函數和任務 329
本章小結 331
思考題和習題 331
參考文獻 332
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