包郵基于TSV的三維堆疊集成電路的可測性設計與測試優化技術

作者：[美］布蘭登·戴（Brandon Noi

出版社：機械工業出版社出版時間：2024-04-01

開本： 16開 頁數： 221

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版權信息
本書特色
內容簡介
目錄
作者簡介

基于TSV的三維堆疊集成電路的可測性設計與測試優化技術版權信息

ISBN：9787111753643
條形碼：9787111753643 ; 978-7-111-75364-3
裝幀：一般膠版紙
冊數：暫無
重量：暫無
所屬分類：
工業技術
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電子通信

基于TSV的三維堆疊集成電路的可測性設計與測試優化技術本書特色

3D堆疊集成電路(3D SIC)是學術界和工業界的一個重要研究領域測試是一種用于保證集成電路的穩定性和有效性，是貫穿集成電路制造各個環節不可或缺的重要手段。當前電子行業的發展趨勢表明，三維堆疊集成電路(3D SIC)是一種具有大規模應用潛力的技術。

基于TSV的三維堆疊集成電路的可測性設計與測試優化技術內容簡介

測試是一種用于保證集成電路的穩定性和有效性，是貫穿集成電路制造各個環節不可或缺的重要手段。而基于TSV的3D堆疊集成電路結構的特殊性和設計流程的可變性則為測試過程帶來了新的問題和挑戰。本書首先對3D堆疊集成電路的測試基本概念、基本思路方法，以及測試中面臨的挑戰進行了詳細的論述；討論了晶圓與存儲器的配對方法，給出了用于3D存儲器架構的制造流程示例；詳細地介紹了基于TSV的BIST和探針測試方法及其可行性；此外，本書還考慮了可測性硬件設計的影響并提出了一個利用邏輯分解和跨芯片再分配的時序優化的3D堆疊集成電路優化流程；*后討論了實現測試硬件和測試優化的各種方法。本書適用于3D堆疊集成電路測試的從業人員。無論是剛入行業的新人，還是經驗豐富的工程師，本書的內容和可讀性都能為他們提供在3D測試領域做出貢獻并取得很好成績所需的信息。對于這方面的科研工作者，本書也有一定的參考價值。

基于TSV的三維堆疊集成電路的可測性設計與測試優化技術目錄

譯者序原書序前言致謝第1章引言1 1.1測試基礎2 1.1.1測試分類3 1.1.2功能、結構和參數測試3 1.2可測性設計4 1.2.1掃描測試4 1.2.2模塊化測試、測試外殼和測試訪問機制5 1.33D集成技術6 1.3.13D測試8 1.3.2總結9 第2章晶圓堆疊和3D存儲器測試10 2.1引言10 2.1.1晶圓堆疊方法10 2.1.2W2W堆疊與晶圓配對11 2.1.33D存儲器架構和存儲器測試16 2.2靜態存儲器的測試成本和良率收益19 2.2.1靜態存儲器配對良率計算20 2.2.2存儲器配對的良率改善方法24 2.2.3晶圓配對測試成本評估27 2.2.4總結29 2.3動態存儲器的良率收益29 2.3.1總結32 2.4堆疊DRAM中TSV電阻開關的故障建模33 2.4.1TSV字線的電阻開路故障的影響33 2.4.2TSV位線的電阻開路故障的影響35 2.4.3總結37 2.53D堆疊存儲器的層和層間冗余修復37 2.5.1單元陣列邏輯堆疊的層間冗余37 2.5.2晶圓匹配與芯片間冗余共享對3D存儲器良率的影響41 2.5.33D存儲器中單芯片的全局BIST、BISR和冗余共享43 2.5.4總結47 2.6結論48 第3章TSV內置自檢49 3.1引言49 3.2通過電壓分頻和比較器進行TSV短路檢測和修復52 3.2.1TSV短路檢測/修復BIST體系結構的設計52 3.2.2基于BIST結構的TSV修復技術55 3.2.3BIST和修復架構的結果和校驗55 3.2.4BIST和修復架構的局限性57 3.2.5總結57 3.3基于讀出放大器對TSV進行類DRAM和類ROM測試58 3.3.1盲TSV的類DRAM測試58 3.3.2孔壁開槽TSV的類ROM測試60 3.3.3類DRAM和類ROM的BIST的結果和討論61 3.3.4類DRAM和類ROM的BIST的局限性62 3.3.5總結62 3.4基于多電壓級環形振蕩器的TSV參數測試62 3.4.1環形振蕩器測試電路及缺陷模型63 3.4.2電阻故障檢測和電源電壓的影響65 3.4.3泄漏故障檢測和電源電壓的影響66 3.4.4環形振蕩器測試電路的檢測分辨率和面積開銷67 3.4.5基于環形振蕩器的BIST的局限性69 3.4.6總結69 3.5結論70 第4章基于TSV探測的鍵合前TSV測試71 4.1引言71 4.1.1探測設備及鍵合前TSV探測難點72 4.2鍵合前TSV測試74 4.2.1通過探測TSV網絡進行參數化TSV測試79 4.2.2鍵合前探測的模擬結果82 4.2.3鍵合前TSV探測的局限性89 4.2.4總結90 4.3通過TSV并行測試和故障定位減少測試時間90 4.3.1一種并行TSV測試集設計算法的開發92 4.3.2創建測試組算法的評估95 4.3.3創建測試組算法的局限性98 4.3.4總結99 4.4結論99 第5章基于TSV探測的鍵合前掃描測試100 5.1引言100 5.2基于TSV探測的鍵合前掃描測試101 5.2.1鍵合前掃描測試102 5.2.2鍵合前掃描測試的可行性和結果110 5.2.3總結118 5.3結論119 第6章芯片間關鍵路徑上測試架構的時間開銷優化技術120 6.1引言120 6.1.1芯片測試外殼對功能延遲的影響121 6.1.2寄存器時序優化及其在延遲恢復中的應用123 6.23D堆疊集成電路的DFT插入后的時序優化技術124 6.2.1芯片和堆疊級別的時序優化方法127 6.2.2邏輯再分配算法130 6.2.3時序優化在恢復測試架構帶來的延時影響的有效性133 6.2.4總結139 6.3結論140 第7章鍵合后測試外殼和新興測試標準141 7.1引言141 7.2基于3D堆疊集成電路標準測試接口的芯片測試外殼143 7.2.1芯片測試外殼架構144 7.2.2基于1500的芯片測試外殼145 7.2.3基于JTAG 1149.1的芯片測試外殼147 7.2.4P1838芯片測試外殼實例應用148 7.2.5用于實驗基準的芯片級測試外殼的成本和實現151 7.2.6總結153 7.3用于MoL 3D堆疊的JEDEC寬I/O標準153 7.3.1擴展P1838芯片測試外殼在JEDEC環境中的測試155 7.3.2總結159 7.4結論159 第8章測試架構優化和測試調度161 8.1引言161 8.1.13D測試架構和測試調度162 8.1.2考慮多重鍵合后測試插入和TSV測試的優化需求163 8.2堆疊后測試架構和調度優化165 8.2.1堆疊后測試的測試架構優化171 8.2.2用于PSHD的ILP方法171 8.2.3用于PSSD的ILP方法176 8.2.4用于PSFD的ILP方法176 8.2.5基于ILP的堆疊后測試優化的結果和討論178 8.2.6總結191 8.3針對多次測試插入和互連測試的擴展測試優化191 8.3.1改善優化問題定義192 8.4擴展ILP模型的推導197 8.4.1PHMTS問題的ILP模型197 8.4.2PSMTS問題的ILP模型201 8.4.3其他問題的ILP模型201 8.5多測試插入ILP模型的結果和討論207 8.5.1總結213 8.6結論214 第9章結論215 參考文獻217

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基于TSV的三維堆疊集成電路的可測性設計與測試優化技術作者簡介

[美]布蘭登·戴(Brandon Noia)于美國北卡羅來納州杜克大學獲得生物醫學工程、電氣與計算機工程學士學位，電氣與計算機工程博士學位。研究涉及3D測試領域，如預鍵合的良好晶圓測試和3D重定時流程。他的研究方向包括測試設計、3D集成電路架構和VLSI設計。Noia博士專注于3D測試領域，于2008年獲得SRC/Global Research Collaboration碩士獎學金。2010年，獲SRC研究生獎學金；2012年，獲ACM DAC學生研究競賽第二名，杜克大學ECE研究生研討會的最佳口頭報告獎，因在預鍵合TSV探測方面的工作獲TECHCON最佳演講獎。

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