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工業(yè)芯片可靠性設(shè)計(jì) 版權(quán)信息
- ISBN：9787560667102
- 條形碼：9787560667102 ; 978-7-5606-6710-2
- 裝幀：平裝-膠訂
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
工業(yè)芯片可靠性設(shè)計(jì) 內(nèi)容簡介
本書共6章，針對(duì)工業(yè)芯片在使用環(huán)境復(fù)雜性和內(nèi)部結(jié)構(gòu)多樣性方面的特點(diǎn)，介紹了其片上可靠性防護(hù)的基本原理和工程化設(shè)計(jì)技術(shù)，重點(diǎn)介紹了應(yīng)對(duì)靜電與閂鎖等電過應(yīng)力的防護(hù)器件、防護(hù)電路和防護(hù)架構(gòu)以及針對(duì)RFCMOS、功率芯片和異質(zhì)集成電路等的專用防護(hù)方法，還介紹了納米CMOS器件可靠性模型與仿真。
工業(yè)芯片可靠性設(shè)計(jì) 目錄
第1章 常見電過應(yīng)力的來源與表征 1
1.1 電過應(yīng)力的來源 1
1.1.1 概述 1
1.1.2 靜電與靜電放電 2
1.1.3 浪涌 6
1.1.4 閂鎖 14
1.2 電過應(yīng)力的表征 20
1.2.1 靜電放電的表征 20
1.2.2 浪涌的表征 32
1.2.3 閂鎖的表征 35
本章要點(diǎn) 43
綜合理解題 43
第2章 片上防護(hù)設(shè)計(jì)通論 45
2.1 概述 45
2.1.1 電過應(yīng)力防護(hù)途徑 45
2.1.2 片上防護(hù)要求 46
2.1.3 防護(hù)設(shè)計(jì)窗口 49
2.1.4 失效判據(jù) 50
2.2 片上防護(hù)器件 52
2.2.1 基于二極管 52
2.2.2 基于MOS 66
2.2.3 基于SCR 82
2.2.4 基于BJT 99
2.2.5 綜合比較 102
2.3 電源鉗位 104
2.3.1 電源鉗位的必要性 104
2.3.2 靜態(tài)鉗位 105
2.3.3 瞬態(tài)鉗位 108
2.3.4 鉗位電路的優(yōu)化 112
2.4 片上防護(hù)架構(gòu) 118
2.4.1 輸入防護(hù)架構(gòu) 119
2.4.2 輸出防護(hù)架構(gòu) 125
2.4.3 電源鉗位架構(gòu) 128
2.4.4 總體防護(hù)架構(gòu) 135
本章要點(diǎn) 140
綜合理解題 141
第3章 片上防護(hù)設(shè)計(jì)專論 143
3.1 RF CMOS防護(hù) 143
3.1.1 RF性能與片上防護(hù)的相互影響 143
3.1.2 RF寄生效應(yīng)分析 145
3.1.3 RF CMOS防護(hù)設(shè)計(jì) 153
3.1.4 RFESD協(xié)同設(shè)計(jì) 162
3.2 功率芯片防護(hù) 172
3.2.1 基于LDMOS 173
3.2.2 基于BJT 177
3.2.3 基于SCR 180
3.2.4 電源鉗位 188
3.3 其他專用電路防護(hù) 189
3.3.1 高速CML緩沖I/O防護(hù) 189
3.3.2 混合電壓I/O防護(hù) 192
3.3.3 模擬放大器防護(hù) 196
3.4 片上安全防護(hù)設(shè)計(jì) 200
3.4.1 從芯片安全到安全芯片 200
3.4.2 硬件木馬及對(duì)策 202
本章要點(diǎn) 210
綜合理解題 211
第4章 片上防閂鎖設(shè)計(jì) 213
4.1 工藝設(shè)計(jì) 213
4.1.1 外延CMOS工藝 213
4.1.2 倒阱摻雜工藝 215
4.1.3 隔離工藝 217
4.1.4 三阱CMOS工藝 224
4.1.5 高摻雜埋層工藝 227
4.1.6 不同工藝的結(jié)合應(yīng)用 230
4.2 版圖設(shè)計(jì) 234
4.2.1 內(nèi)部保護(hù)環(huán) 235
4.2.2 I/O保護(hù)環(huán) 239
4.2.3 有源保護(hù)環(huán) 246
4.2.4 設(shè)計(jì)規(guī)則 247
4.3 電路設(shè)計(jì) 249
4.3.1 片上防護(hù)電路的防閂鎖優(yōu)化 249
4.3.2 防閂鎖控制電路 256
4.3.3 多電源軌的防閂鎖設(shè)計(jì) 259
4.3.4 無源與有源瞬態(tài)鉗位電路 262
本章要點(diǎn) 264
綜合理解題 264
第5章 工藝對(duì)片上防護(hù)的影響 266
5.1 工藝與材料參數(shù)的影響 266
5.1.1 關(guān)鍵工藝參數(shù)的影響 267
5.1.2 CMOS工藝結(jié)構(gòu)的影響 271
5.1.3 互連與層間介質(zhì)材料的影響 278
5.2 工藝節(jié)點(diǎn)縮小的影響 279
5.2.1 對(duì)片上防護(hù)設(shè)計(jì)窗口的影響 279
5.2.2 對(duì)閂鎖的影響 282
5.3 納米級(jí)器件結(jié)構(gòu)的影響 284
5.3.1 從體硅襯底到SOI襯底 285
5.3.2 從平面FET到FinFET 287
5.3.3 對(duì)片上防護(hù)參量的影響 290
5.3.4 對(duì)閂鎖的影響 293
5.4 新型片上防護(hù)器件 295
5.4.1 異質(zhì)集成防護(hù)器件 295
5.4.2 納米棒與石墨烯 297
5.4.3 現(xiàn)場(chǎng)可編程防護(hù)器件 299
本章要點(diǎn) 301
綜合理解題 301
第6章 納米CMOS器件可靠性模型與仿真 303
6.1 納米CMOS器件可靠性面臨的挑戰(zhàn) 303
6.1.1 氧化層電場(chǎng)增強(qiáng)帶來的可靠性問題 304
6.1.2 新型器件結(jié)構(gòu)帶來的可靠性問題 306
6.1.3 器件縮小到納米尺度后帶來的可靠性退化漲落問題 306
6.2 納米CMOS器件可靠性退化機(jī)理 307
6.2.1 熱載流子注入 307
6.2.2 偏置溫度不穩(wěn)定性 312
6.2.3 柵介質(zhì)經(jīng)時(shí)擊穿 314
6.3 納米CMOS器件可靠性模型 318
6.3.1 熱載流子注入模型 318
6.3.2 BTI（偏置溫度不穩(wěn)定性）緊湊模型 323
6.3.3 經(jīng)時(shí)擊穿模型 332
6.4 納米CMOS工藝及器件可靠性仿真 335
6.4.1 TCAD工藝仿真 335
6.4.2 TCAD器件仿真 338
6.4.3 TCAD中的退化模型 341
6.4.4 TCAD器件仿真實(shí)例 345
6.5 納米CMOS電路可靠性仿真 348
6.5.1 早期可靠性仿真方法 348
6.5.2 用于可靠性仿真的商用工具 351
6.5.3 CMOS電路可靠性仿真實(shí)例 353
本章要點(diǎn) 355
綜合理解題 356
357
附錄A 縮略語對(duì)照表 357
附錄B 各章綜合理解題參考答案 363
364
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