包郵三維集成電路制造技術(shù)

作者：王文武

出版社：電子工業(yè)出版社出版時(shí)間：2022-08-01

開(kāi)本：其他頁(yè)數(shù)： 376

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版權(quán)信息
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目錄
作者簡(jiǎn)介

三維集成電路制造技術(shù) 版權(quán)信息

ISBN：9787121439025
條形碼：9787121439025 ; 978-7-121-43902-5
裝幀：一般膠版紙
冊(cè)數(shù)：暫無(wú)
重量：暫無(wú)
所屬分類(lèi)：
工業(yè)技術(shù)
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電子通信

三維集成電路制造技術(shù) 內(nèi)容簡(jiǎn)介

目前，集成電路器件特征尺寸越來(lái)越接近物理極限，集成電路技術(shù)已朝著三維集成、提升性能/功耗比的新技術(shù)路線(xiàn)發(fā)展。本書(shū)立足于全球集成電路技術(shù)發(fā)展的趨勢(shì)和技術(shù)路線(xiàn)，結(jié)合中國(guó)科學(xué)院微電子研究所積累的研究開(kāi)發(fā)經(jīng)驗(yàn)，系統(tǒng)介紹了三維集成電路制造工藝、FinFET和納米環(huán)柵器件、三維NAND閃存、新型存儲(chǔ)器件、三維單片集成、三維封裝等關(guān)鍵核心技術(shù)。本書(shū)注重技術(shù)的前瞻性和內(nèi)容的實(shí)用性，可供集成電路制造領(lǐng)域的科研人員和工程技術(shù)人員閱讀使用，也可作為高等學(xué)校相關(guān)專(zhuān)業(yè)的教學(xué)用書(shū)。

三維集成電路制造技術(shù) 目錄

第1章緒論
1．1 集成電路發(fā)展歷程
1．1．1 晶體管的發(fā)明
1．1．2 集成電路
1．1．3 摩爾定律和PPAC
1．1．4 技術(shù)代演化
1．2 三維集成技術(shù)發(fā)展趨勢(shì)
1．2．1 先進(jìn)制造技術(shù)
1．2．2 新型三維邏輯器件
1．2．3 新型三維存儲(chǔ)器件
1．2．4 三維封裝技術(shù)
1．3 三維集成技術(shù)面臨的挑戰(zhàn)
1．4 閱讀指引
參考文獻(xiàn)
第2章三維集成電路制造基礎(chǔ)
2．1 三維器件模型
2．2 三維器件圖形化工藝
2．2．1 光刻工藝原理
2．2．2 先進(jìn)光刻工藝在三維器件集成中的應(yīng)用
2．2．3 光刻工藝在三維器件集成中面臨的挑戰(zhàn)
2．3 三維器件薄膜工藝
2．3．1 薄膜工藝種類(lèi)及原理
2．3．2 薄膜工藝在三維器件集成中的應(yīng)用
2．3．3 薄膜工藝在三維器件集成中面臨的挑戰(zhàn)
2．4 三維器件刻蝕工藝
2．4．1 刻蝕工藝原理
2．4．2 刻蝕工藝在三維器件集成中的應(yīng)用
2．4．3 刻蝕工藝在三維器件集成中面臨的挑戰(zhàn)
2．5 三維器件離子注入與熱退火工藝
2．5．1 離子注入與熱退火原理
2．5．2 離子注入與熱退火工藝在三維器件集成中的應(yīng)用
2．5．3 離子摻雜和擴(kuò)散工藝在三維器件集成中面臨的挑戰(zhàn)
2．6 三維器件清洗工藝
2．6．1 清洗及濕法刻蝕工藝原理
2．6．2 清洗工藝在三維器件集成中的應(yīng)用
2．6．3 清洗工藝在三維器件集成中面臨的挑戰(zhàn)
2．7 三維器件化學(xué)機(jī)械平坦化工藝
2．7．1 化學(xué)機(jī)械平坦化工藝原理
2．7．2 化學(xué)機(jī)械平坦化工藝在三維器件集成中的應(yīng)用
2．7．3 化學(xué)機(jī)械平坦化工藝在三維器件集成中面臨的挑戰(zhàn)
參考文獻(xiàn)
第3章三維FinFET器件技術(shù)
3．1 三維FinFET器件
3．1．1 器件原理
3．1．2 結(jié)構(gòu)設(shè)計(jì)與工藝仿真
3．2 三維FinFET關(guān)鍵技術(shù)模塊
3．2．1 體硅Fin制備工藝
3．2．2 淺槽隔離
3．2．3 三維柵極與側(cè)墻結(jié)構(gòu)
3．2．4 外延與溝道應(yīng)變工程
3．2．5 三維高K金屬柵技術(shù)
3．2．6 低阻接觸技術(shù)
3．3 集成工藝與特性?xún)?yōu)化
3．3．1 工藝集成與器件特性
3．3．2 特性?xún)?yōu)化技術(shù)
3．4 新型FinFET器件
3．4．1 體硅介質(zhì)隔離FinFET器件
3．4．2 S-FinFET器件
參考文獻(xiàn)
第4章納米環(huán)柵器件技術(shù)
4．1 納米環(huán)柵器件
4．1．1 水平堆疊納米環(huán)柵器件
4．1．2 其他納米環(huán)柵器件
4．2 納米環(huán)柵器件關(guān)鍵技術(shù)模塊
4．2．1 多周期疊層外延技術(shù)
4．2．2 內(nèi)側(cè)墻技術(shù)
4．2．3 溝道釋放技術(shù)
4．2．4 溝道應(yīng)變技術(shù)
4．2．5 源漏接觸技術(shù)
4．2．6 自對(duì)準(zhǔn)柵極技術(shù)
4．3 納米環(huán)柵器件集成工藝
4．3．1 水平堆疊納米環(huán)柵器件集成工藝
4．3．2 工藝波動(dòng)影響
4．3．3 多閾值調(diào)控
4．3．4 高遷移率溝道納米環(huán)柵器件集成工藝
4．3．5 垂直納米環(huán)柵器件集成工藝
參考文獻(xiàn)
第5章三維NAND閃存技術(shù)
5．1 三維NAND閃存器件及結(jié)構(gòu)
5．1．1 NAND閃存器件原理
5．1．2 平面NAND閃存器件發(fā)展的挑戰(zhàn)
5．1．3 三維NAND閃存結(jié)構(gòu)設(shè)計(jì)
5．2 集成工藝及關(guān)鍵技術(shù)模塊
5．2．1 層膜沉積和臺(tái)階工藝
5．2．2 溝道孔模塊
5．2．3 隔離模塊
5．2．4 接觸孔模塊
5．2．5 三維NAND集成工藝
5．3 三維NAND工作特性及可靠性
5．3．1 三維NAND工作特性
5．3．2 三維NAND可靠性
5．4 三維NAND國(guó)內(nèi)外進(jìn)展
5．4．1 國(guó)外三維NAND存儲(chǔ)器的研究現(xiàn)狀
5．4．2 國(guó)內(nèi)三維NAND存儲(chǔ)器的研究現(xiàn)狀
參考文獻(xiàn)
第6章三維新型存儲(chǔ)技術(shù)
6．1 三維RRAM集成技術(shù)
6．1．1 RRAM的器件結(jié)構(gòu)及工作原理
6．1．2 三維RRAM的發(fā)展現(xiàn)狀
6．1．3 三維RRAM的技術(shù)挑戰(zhàn)與展望
6．2 三維MRAM集成技術(shù)
6．2．1 MRAM的器件結(jié)構(gòu)及工作原理
6．2．2 三維MRAM的研究現(xiàn)狀
6．2．3 三維MRAM的技術(shù)挑戰(zhàn)及展望
6．3 三維PCRAM集成技術(shù)
6．3．1 三維PCRAM的器件結(jié)構(gòu)及工作原理
6．3．2 三維PCRAM的研究現(xiàn)狀
6．3．3 三維PCRAM的技術(shù)挑戰(zhàn)與展望
6．4 三維DRAM集成技術(shù)
6．4．1 DRAM的器件結(jié)構(gòu)和工作原理
6．4．2 三維DRAM的發(fā)展現(xiàn)狀
6．4．3 三維DRAM的技術(shù)挑戰(zhàn)及展望
參考文獻(xiàn)
第7章三維單片集成技術(shù)
7．1 三維單片集成
7．1．1 三維單片集成的概念
7．1．2 三維單片集成的發(fā)展歷程
7．1．3 三維單片集成的技術(shù)挑戰(zhàn)
7．2 三維單片同質(zhì)集成技術(shù)
7．2．1 片上晶圓鍵合工藝
7．2．2 片上低溫CMOS集成與熱預(yù)算管理技術(shù)
7．2．3 三維電路設(shè)計(jì)與層間布局技術(shù)
7．3 三維單片異質(zhì)集成技術(shù)
7．3．1 片上異質(zhì)材料沉積工藝
7．3．2 片上邏輯與存儲(chǔ)器件
7．3．3 片上異質(zhì)集成技術(shù)
7．4 新型三維集成系統(tǒng)
參考文獻(xiàn)
第8章三維封裝技術(shù)
8．1 Si基轉(zhuǎn)接板及2．5D/3D封裝技術(shù)
8．1．1 2．5D TSV轉(zhuǎn)接板制造技術(shù)
8．1．2 有源TSV轉(zhuǎn)接板技術(shù)
8．1．3 CoWoS技術(shù)
8．1．4 Foveros封裝技術(shù)
8．1．5 SoIC技術(shù)
8．2 晶圓級(jí)扇出型封裝技術(shù)
8．2．1 晶圓級(jí)扇出型封裝技術(shù)的形成與發(fā)展
8．2．2 晶圓級(jí)扇出型封裝的技術(shù)挑戰(zhàn)
8．2．3 嵌入式晶圓級(jí)球柵陣列封裝技術(shù)
8．2．4 集成晶圓級(jí)扇出型封裝技術(shù)
8．2．5 Si基埋入式扇出型封裝技術(shù)
8．2．6 異質(zhì)集成扇出型封裝技術(shù)
8．3 基板及埋入封裝技術(shù)
8．3．1 細(xì)線(xiàn)路基板技術(shù)
8．3．2 基板埋入技術(shù)
8．3．3 基板扇出技術(shù)
參考文獻(xiàn)

展開(kāi)全部

三維集成電路制造技術(shù) 作者簡(jiǎn)介

王文武博士，現(xiàn)任中國(guó)科學(xué)院微電子研究所副所長(zhǎng)、研究員、博士生導(dǎo)師。2006年于日本東京大學(xué)獲得工學(xué)博士學(xué)位。長(zhǎng)期致力于集成電路先進(jìn)工藝與器件技術(shù)研究，帶領(lǐng)團(tuán)隊(duì)參與了22 nm、14 nm、5 nm工藝集成電路先導(dǎo)技術(shù)研發(fā)工作，獲中國(guó)科學(xué)院杰出科技成就獎(jiǎng)（研究集體）、北京市科學(xué)技術(shù)一等獎(jiǎng)、中國(guó)電子信息科技創(chuàng)新團(tuán)隊(duì)獎(jiǎng)、國(guó)務(wù)院政府特殊津貼等科技獎(jiǎng)勵(lì)和榮譽(yù)。先后主持多項(xiàng)***科研任務(wù)，包括國(guó)家科技重大專(zhuān)項(xiàng)、863計(jì)劃、國(guó)家自然科學(xué)基金重大科研儀器研制/重點(diǎn)/面上等項(xiàng)目（課題）。在IEEE EDL/TED、APL等國(guó)際權(quán)威期刊、會(huì)議上發(fā)表學(xué)術(shù)論文200多篇，授權(quán)發(fā)明專(zhuān)利57項(xiàng)。擔(dān)任國(guó)家“極大規(guī)模集成電路制造裝備及成套工藝”科技重大專(zhuān)項(xiàng)專(zhuān)家組成員，國(guó)家重點(diǎn)研發(fā)計(jì)劃“重大科學(xué)儀器設(shè)備開(kāi)發(fā)”重點(diǎn)專(zhuān)項(xiàng)專(zhuān)家組成員，智能傳感功能材料國(guó)家重點(diǎn)實(shí)驗(yàn)室學(xué)術(shù)委員會(huì)委員，北京集成電路裝備創(chuàng)新中心專(zhuān)家委員會(huì)特聘專(zhuān)家等。

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