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包郵 數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版)
作者：M.
開本：
16開
頁數(shù)：
524
本類榜單：工業(yè)技術(shù)銷量榜
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數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版) 版權(quán)信息
- ISBN：9787121439070
- 條形碼：9787121439070 ; 978-7-121-43907-0
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版) 本書特色
#例題豐富，推演詳盡。 #綜合了基本CMOS集成工藝和邏輯門。 #使用Verilog HDL、VHDL和SystemVerilog進行數(shù)字設(shè)計。
數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版) 內(nèi)容簡介
本書是一本系統(tǒng)介紹數(shù)字電路設(shè)計的優(yōu)秀教材，旨在教會讀者關(guān)于數(shù)字設(shè)計的基本概念和基本方法。全書共分10章，內(nèi)容涉及數(shù)字邏輯的基本理論，組合邏輯電路、時序邏輯電路、寄存器和計數(shù)器、存儲器與可編程邏輯器件，寄存器傳輸級設(shè)計、半導(dǎo)體和CMOS集成電路、標準IC和FPGA實驗、標準圖形符號、Verilog HDL、VHDL、SystemVerilog與數(shù)字系統(tǒng)設(shè)計等。全書結(jié)構(gòu)嚴謹，選材新穎，內(nèi)容深入淺出，緊密聯(lián)系實際，教輔資料齊全。
數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版) 目錄
目 錄
第1章 數(shù)字系統(tǒng)與二進制數(shù) 1
1．1 數(shù)字系統(tǒng) 1
1．2 二進制數(shù) 3
1．3 數(shù)制的轉(zhuǎn)換 5
1．4 八進制數(shù)和十六進制數(shù) 7
1．5 補碼 8
1．6 帶符號二進制數(shù) 12
1．7 二進制碼 15
1．8 二進制存儲與寄存器 22
1．9 二進制邏輯 24
習(xí)題 27
參考文獻 29
網(wǎng)絡(luò)搜索主題 29
第2章 布爾代數(shù)和邏輯門 30
2．1 引言 30
2．2 基本定義 30
2．3 布爾代數(shù)的公理 31
2．4 布爾代數(shù)的基本定理和性質(zhì) 34
2．5 布爾函數(shù) 36
2．6 規(guī)范式與標準式 40
2．7 其他邏輯運算 47
2．8 數(shù)字邏輯門 48
2．9 集成電路 53
習(xí)題 55
參考文獻 59
網(wǎng)絡(luò)搜索主題 59
第3章 門電路化簡 60
3．1 引言 60
3．2 圖形法化簡 60
3．3 四變量卡諾圖 64
3．4 和之積式的化簡 68
3．5 無關(guān)條件 70
3．6 與非門和或非門實現(xiàn) 72
3．7 其他二級門電路實現(xiàn) 78
3．8 異或函數(shù) 82
3．9 硬件描述語言(HDL) 86
3．10 HDL中的真值表 99
習(xí)題 101
參考文獻 105
網(wǎng)絡(luò)搜索主題 106
第4章 組合邏輯 107
4．1 引言 107
4．2 組合電路 107
4．3 組合電路分析 108
4．4 設(shè)計步驟 111
4．5 二進制加減器 114
4．6 十進制加法器 121
4．7 二進制乘法器 123
4．8 數(shù)值比較器 125
4．9 譯碼器 126
4．10 編碼器 130
4．11 數(shù)據(jù)選擇器 132
4．12 組合電路的HDL模型 137
4．13 行為建模 156
4．14 編寫一個簡單的測試平臺 162
4．15 邏輯仿真 167
習(xí)題 172
參考文獻 178
網(wǎng)絡(luò)搜索主題 179
第5章 同步時序邏輯 180
5．1 引言 180
5．2 時序電路 180
5．3 存儲元件：鎖存器 182
5．4 存儲元件：觸發(fā)器 185
5．5 鐘控時序電路分析 191
5．6 時序電路的可綜合HDL模型 200
5．7 狀態(tài)化簡與分配 219
5．8 設(shè)計過程 222
習(xí)題 228
參考文獻 236
網(wǎng)絡(luò)搜索主題 237
第6章 寄存器和計數(shù)器 238
6．1 寄存器 238
6．2 移位寄存器 240
6．3 行波計數(shù)器 247
6．4 同步計數(shù)器 250
6．5 其他計數(shù)器 255
6．6 寄存器和計數(shù)器的HDL描述 259
習(xí)題 268
參考文獻 274
網(wǎng)絡(luò)搜索主題 275
第7章 存儲器和可編程邏輯器件 276
7．1 引言 276
7．2 隨機存取存儲器 277
7．3 存儲器譯碼 282
7．4 檢糾錯 286
7．5 只讀存儲器 288
7．6 可編程邏輯陣列 293
7．7 可編程陣列邏輯 295
7．8 時序可編程器件 298
習(xí)題 311
參考文獻 313
網(wǎng)絡(luò)搜索主題 314
第8章 寄存器傳輸級設(shè)計 315
8．1 引言 315
8．2 寄存器傳輸級(RTL)定義 315
8．3 RTL描述 317
8．4 算法狀態(tài)機(ASM) 329
8．5 設(shè)計舉例(ASMD流程圖) 335
8．6 設(shè)計舉例的HDL描述 343
8．7 時序二進制乘法器 357
8．8 控制邏輯 361
8．9 二進制乘法器的HDL描述 366
8．10 用數(shù)據(jù)選擇器進行設(shè)計 377
8．11 無競爭設(shè)計(軟競爭條件) 391
8．12 無鎖存設(shè)計(為什么浪費硅片面積？) 393
8．13 SystemVerilog語言簡介 394
習(xí)題 399
參考文獻 409
網(wǎng)絡(luò)搜索主題 410
第9章 用標準IC和FPGA進行實驗 411
9．1 實驗介紹 411
9．2 實驗1：二進制數(shù)和十進制數(shù) 414
9．3 實驗2：數(shù)字邏輯門 416
9．4 實驗3：布爾函數(shù)化簡 418
9．5 實驗4：組合電路 419
9．6 實驗5：代碼轉(zhuǎn)換 421
9．7 實驗6：使用數(shù)據(jù)選擇器進行設(shè)計 422
9．8 實驗7：加法器和減法器 423
9．9 實驗8：觸發(fā)器 424
9．10 實驗9：時序電路 426
9．11 實驗10：計數(shù)器 427
9．12 實驗11：移位寄存器 429
9．13 實驗12：串行加法 431
9．14 實驗13：存儲單元 432
9．15 實驗14：燈式手球 434
9．16 實驗15：時鐘脈沖發(fā)生器 436
9．17 實驗16：并行加法器和累加器 438
9．18 實驗17：二進制乘法器 440
9．19 HDL仿真實驗和使用FPGA的快速原型驗證 443
第10章 標準圖形符號 447
10．1 矩形符號 447
10．2 限定符號 449
10．3 相關(guān)符號 450
10．4 組合部件符號 451
10．5 觸發(fā)器符號 453
10．6 寄存器符號 454
10．7 計數(shù)器符號 456
10．8 RAM符號 457
習(xí)題 458
參考文獻 459
網(wǎng)絡(luò)搜索主題 459
附錄A 半導(dǎo)體和CMOS集成電路 460
部分習(xí)題解答 470
第1章 數(shù)字系統(tǒng)與二進制數(shù) 1
1．1 數(shù)字系統(tǒng) 1
1．2 二進制數(shù) 3
1．3 數(shù)制的轉(zhuǎn)換 5
1．4 八進制數(shù)和十六進制數(shù) 7
1．5 補碼 8
1．6 帶符號二進制數(shù) 12
1．7 二進制碼 15
1．8 二進制存儲與寄存器 22
1．9 二進制邏輯 24
習(xí)題 27
參考文獻 29
網(wǎng)絡(luò)搜索主題 29
第2章 布爾代數(shù)和邏輯門 30
2．1 引言 30
2．2 基本定義 30
2．3 布爾代數(shù)的公理 31
2．4 布爾代數(shù)的基本定理和性質(zhì) 34
2．5 布爾函數(shù) 36
2．6 規(guī)范式與標準式 40
2．7 其他邏輯運算 47
2．8 數(shù)字邏輯門 48
2．9 集成電路 53
習(xí)題 55
參考文獻 59
網(wǎng)絡(luò)搜索主題 59
第3章 門電路化簡 60
3．1 引言 60
3．2 圖形法化簡 60
3．3 四變量卡諾圖 64
3．4 和之積式的化簡 68
3．5 無關(guān)條件 70
3．6 與非門和或非門實現(xiàn) 72
3．7 其他二級門電路實現(xiàn) 78
3．8 異或函數(shù) 82
3．9 硬件描述語言(HDL) 86
3．10 HDL中的真值表 99
習(xí)題 101
參考文獻 105
網(wǎng)絡(luò)搜索主題 106
第4章 組合邏輯 107
4．1 引言 107
4．2 組合電路 107
4．3 組合電路分析 108
4．4 設(shè)計步驟 111
4．5 二進制加減器 114
4．6 十進制加法器 121
4．7 二進制乘法器 123
4．8 數(shù)值比較器 125
4．9 譯碼器 126
4．10 編碼器 130
4．11 數(shù)據(jù)選擇器 132
4．12 組合電路的HDL模型 137
4．13 行為建模 156
4．14 編寫一個簡單的測試平臺 162
4．15 邏輯仿真 167
習(xí)題 172
參考文獻 178
網(wǎng)絡(luò)搜索主題 179
第5章 同步時序邏輯 180
5．1 引言 180
5．2 時序電路 180
5．3 存儲元件：鎖存器 182
5．4 存儲元件：觸發(fā)器 185
5．5 鐘控時序電路分析 191
5．6 時序電路的可綜合HDL模型 200
5．7 狀態(tài)化簡與分配 219
5．8 設(shè)計過程 222
習(xí)題 228
參考文獻 236
網(wǎng)絡(luò)搜索主題 237
第6章 寄存器和計數(shù)器 238
6．1 寄存器 238
6．2 移位寄存器 240
6．3 行波計數(shù)器 247
6．4 同步計數(shù)器 250
6．5 其他計數(shù)器 255
6．6 寄存器和計數(shù)器的HDL描述 259
習(xí)題 268
參考文獻 274
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第7章 存儲器和可編程邏輯器件 276
7．1 引言 276
7．2 隨機存取存儲器 277
7．3 存儲器譯碼 282
7．4 檢糾錯 286
7．5 只讀存儲器 288
7．6 可編程邏輯陣列 293
7．7 可編程陣列邏輯 295
7．8 時序可編程器件 298
習(xí)題 311
參考文獻 313
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第8章 寄存器傳輸級設(shè)計 315
8．1 引言 315
8．2 寄存器傳輸級(RTL)定義 315
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9．1 實驗介紹 411
9．2 實驗1：二進制數(shù)和十進制數(shù) 414
9．3 實驗2：數(shù)字邏輯門 416
9．4 實驗3：布爾函數(shù)化簡 418
9．5 實驗4：組合電路 419
9．6 實驗5：代碼轉(zhuǎn)換 421
9．7 實驗6：使用數(shù)據(jù)選擇器進行設(shè)計 422
9．8 實驗7：加法器和減法器 423
9．9 實驗8：觸發(fā)器 424
9．10 實驗9：時序電路 426
9．11 實驗10：計數(shù)器 427
9．12 實驗11：移位寄存器 429
9．13 實驗12：串行加法 431
9．14 實驗13：存儲單元 432
9．15 實驗14：燈式手球 434
9．16 實驗15：時鐘脈沖發(fā)生器 436
9．17 實驗16：并行加法器和累加器 438
9．18 實驗17：二進制乘法器 440
9．19 HDL仿真實驗和使用FPGA的快速原型驗證 443
第10章 標準圖形符號 447
10．1 矩形符號 447
10．2 限定符號 449
10．3 相關(guān)符號 450
10．4 組合部件符號 451
10．5 觸發(fā)器符號 453
10．6 寄存器符號 454
10．7 計數(shù)器符號 456
10．8 RAM符號 457
習(xí)題 458
參考文獻 459
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附錄A 半導(dǎo)體和CMOS集成電路 460
部分習(xí)題解答 470
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數(shù)字設(shè)計——Verilog HDL、VHDL和SystemVerilog實現(xiàn)(第六版) 作者簡介
M. Morris Mano，美國加利福尼亞州立大學(xué)電子和計算機工程系的教授，出版過多部有關(guān)數(shù)字邏輯、計算機設(shè)計基礎(chǔ)的教材；Michael D. Ciletti，美國科羅拉多大學(xué)教授。尹廷輝，畢業(yè)于解放軍通信工程學(xué)院信息與信號處理專業(yè)；畢業(yè)后留校任教，先后任助教、講師，2005年任副教授，主要從事電子技術(shù)方面的課程教學(xué)和科研，獲得軍隊教學(xué)成果一等獎1項，出版著作（譯著）7部。
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