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數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材)
包郵 數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材)
作者：李景宏
開本：
16開
頁數(shù)：
268
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數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材) 版權(quán)信息
- ISBN：9787121434303
- 條形碼：9787121434303 ; 978-7-121-43430-3
- 裝幀：一般膠版紙
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材) 內(nèi)容簡(jiǎn)介
本書在普通高等教育“十一五”重量規(guī)劃教材和國(guó)家精品課程教材《數(shù)字邏輯與數(shù)字系統(tǒng)》（第5版）基礎(chǔ)上，依照2019年出版的《高等學(xué)校工科基礎(chǔ)課程教學(xué)基本要求匯編》，為適應(yīng)數(shù)字電子技術(shù)的不斷發(fā)展和應(yīng)用水平的不斷提高修訂而成。全書共9章，內(nèi)容包括數(shù)字邏輯基礎(chǔ)、邏輯門電路、組合邏輯電路、鎖存器和觸發(fā)器、時(shí)序邏輯電路、半導(dǎo)體存儲(chǔ)器、脈沖波形的產(chǎn)生與整形、數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換、數(shù)字系統(tǒng)分析與設(shè)計(jì)等。附錄包括CPLD和FPGA簡(jiǎn)介、電氣簡(jiǎn)圖用圖形符號(hào)二進(jìn)制邏輯元件簡(jiǎn)介、常用邏輯符號(hào)對(duì)照表等實(shí)用內(nèi)容。本書提供多媒體課件，登錄華信教育資源網(wǎng)（www.hxedu.com.cn）注冊(cè)后免費(fèi)下載。 本書為電子信息類各專業(yè)平臺(tái)課程教材，可作為高校計(jì)算機(jī)、通信、電子、電氣及自動(dòng)化等專業(yè)本科生教材，還可供自學(xué)考試、成人教育和電子工程技術(shù)人員自學(xué)使用。
數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材) 目錄
第1章數(shù)字邏輯基礎(chǔ)1
1．1計(jì)數(shù)體制1
1．1．1十進(jìn)制數(shù)1
1．1．2二進(jìn)制數(shù)1
1．1．3八進(jìn)制數(shù)和十六進(jìn)制數(shù)2
1．1．4數(shù)制間的轉(zhuǎn)換3
1．2常用編碼4
1．2．1二-十進(jìn)制編碼(BCD碼)4
1．2．2循環(huán)碼5
1．2．3 ASCII碼5
1．3邏輯代數(shù)基礎(chǔ)6
1．3．1邏輯變量和邏輯函數(shù)6
1．3．2基本邏輯運(yùn)算及基本邏輯門7
1．3．3邏輯代數(shù)的基本公式和常用公式10
1．3．4邏輯函數(shù)的表示方法11
1．3．5邏輯函數(shù)的化簡(jiǎn)12
習(xí)題1 20
第2章邏輯門電路22
2．1概述22
2．2 CMOS門電路23
2．2．1 MOS管的開關(guān)模型23
2．2．2 CMOS反相器的電路結(jié)構(gòu)和工作原理23
2．2．3 CMOS反相器的傳輸特性曲線和抗干擾能力24
2．2．4 CMOS反相器的輸入特性曲線和輸出特性曲線26
2．2．5 CMOS反相器的動(dòng)態(tài)特性28
2．2．6與非門29
2．2．7或非門30
2．3其他類型的CMOS門電路及參數(shù)31
2．3．1三態(tài)門31
2．3．2 CMOS傳輸門32
2．3．3漏極開路門（OD門）33
2．3．4低電壓CMOS門電路36
2．3．5 CMOS門電路主要性能參數(shù)37
2．4 TTL門電路37
2．4．1雙極型三極管的開關(guān)特性37
2．4．2 TTL與非門的電路結(jié)構(gòu)和工作原理38
2．4．3 TTL與非門電路特性曲線39
2．4．4 TTL門電路主要性能參數(shù)42
2．5 ECL門電路43
2．5．1 ECL門電路工作原理44
2．5．2 ECL門電路主要特點(diǎn)45
2．6 Bi-CMOS門電路46
2．6．1 Bi-CMOS門電路工作原理46
2．6．2 Bi-CMOS門電路主要性能參數(shù)47
2．7數(shù)字電路使用中應(yīng)注意的問題47
2．7．1CMOS門電路使用中應(yīng)注意的問題47
2．7．2TTL門電路使用中應(yīng)注意的問題49
2．7．3數(shù)字電路接口49
習(xí)題250
第3章組合邏輯電路55
3．1組合邏輯電路的特點(diǎn)55
3．2小規(guī)模集成電路構(gòu)成的組合邏輯電路的分析與設(shè)計(jì)55
3．2．1分析方法55
3．2．2設(shè)計(jì)方法57
3．3編碼器59
3．3．1二進(jìn)制編碼器59
3．3．2優(yōu)先編碼器59
3．4譯碼器62
3．4．1二進(jìn)制譯碼器62
3．4．2二-十進(jìn)制譯碼器64
3．4．3半導(dǎo)體數(shù)碼管和七段字形譯碼器65
3．5數(shù)據(jù)分配器與數(shù)據(jù)選擇器68
3．5．1數(shù)據(jù)分配器68
3．5．2數(shù)據(jù)選擇器69
3．6數(shù)值比較電路73
3．7算術(shù)運(yùn)算電路75
3．7．1二進(jìn)制加法電路75
3．7．2二進(jìn)制減法電路78
3．7．3算術(shù)邏輯單元80
3．8奇偶校驗(yàn)電路83
3．8．1奇偶校驗(yàn)的基本原理83
3．8．2中規(guī)模集成奇偶發(fā)生器/校驗(yàn)器84
3．9中規(guī)模集成電路構(gòu)成的組合邏輯電路的設(shè)計(jì)85
3．10組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)88
3．10．1競(jìng)爭(zhēng)-冒險(xiǎn)的產(chǎn)生88
3．10．2競(jìng)爭(zhēng)-冒險(xiǎn)的判斷89
3．10．3競(jìng)爭(zhēng)-冒險(xiǎn)的消除89
3．11用硬件描述語言設(shè)計(jì)組合邏輯電路89
3．11．1可編程邏輯器件的表示方法及組合模式90
3．11．2硬件描述語言Verilog HDL基礎(chǔ) 94
3．11．3用Verilog HDL實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)103
習(xí)題3 108
第4章鎖存器和觸發(fā)器113
4．1鎖存器113
4．1．1閂鎖電路及基本SR鎖存器113
4．1．2門控SR鎖存器115
4．1．3D鎖存器116
4．2觸發(fā)器117
4．2．1主從D觸發(fā)器117
4．2．2邊沿觸發(fā)JK觸發(fā)器120
4．2．3維持阻塞D觸發(fā)器122
4．3其他功能的觸發(fā)器123
4．4觸發(fā)器邏輯功能的轉(zhuǎn)換124
習(xí)題4 125
第5章時(shí)序邏輯電路129
5．1時(shí)序邏輯電路的特點(diǎn)和表示方法129
5．1．1時(shí)序邏輯電路的特點(diǎn)129
5．1．2時(shí)序邏輯電路的表示方法129
5．2時(shí)序邏輯電路的分析方法130
5．3寄存器133
5．3．1數(shù)碼寄存器134
5．3．2移位寄存器135
5．4計(jì)數(shù)器137
5．4．1計(jì)數(shù)器分類137
5．4．2二進(jìn)制計(jì)數(shù)器139
5．4．3十進(jìn)制計(jì)數(shù)器142
5．4．4可逆計(jì)數(shù)器144
5．4．5中規(guī)模集成計(jì)數(shù)器構(gòu)成的任意進(jìn)制計(jì)數(shù)器145
5．4．6移位寄存器型計(jì)數(shù)器147
5．5順序脈沖發(fā)生器148
5．6時(shí)序邏輯電路的設(shè)計(jì)方法151
5．7用硬件描述語言設(shè)計(jì)時(shí)序邏輯電路156
5．7．1可編程邏輯器件時(shí)序模式156
5．7．2用Verilog HDL實(shí)現(xiàn)時(shí)序邏輯電路的設(shè)計(jì)158
習(xí)題5 166
第6章半導(dǎo)體存儲(chǔ)器170
6．1概述170
6．1．1半導(dǎo)體存儲(chǔ)器的特點(diǎn)及
分類170
6．1．2半導(dǎo)體存儲(chǔ)器的技術(shù)指標(biāo)170
6．2只讀存儲(chǔ)器171
6．2．1固定只讀存儲(chǔ)器171
6．2．2可編程只讀存儲(chǔ)器172
6．2．3可擦可編程只讀存儲(chǔ)器173
6．3隨機(jī)存取存儲(chǔ)器176
6．3．1靜態(tài)RAM176
6．3．2動(dòng)態(tài)RAM178
6．3．3集成RAM簡(jiǎn)介179
6．3．4RAM的擴(kuò)展179
習(xí)題6 180
第7章脈沖波形的產(chǎn)生與整形183
7．1集成555定時(shí)器及其應(yīng)用183
7．1．1電路組成和工作原理183
7．1．2集成555定時(shí)器的應(yīng)用184
7．2門電路構(gòu)成的矩形波發(fā)生器與整形電路 189
7．2．1多諧振蕩器189
7．2．2單穩(wěn)態(tài)電路191
7．2．3施密特觸發(fā)電路192
習(xí)題7 195
第8章數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換198
8．1數(shù)模轉(zhuǎn)換器(DAC) 198
8．1．1二進(jìn)制權(quán)電阻DAC 198
8．1．2R-2R倒T型電阻網(wǎng)絡(luò)DAC 199
8．1．3DAC的主要技術(shù)指標(biāo)200
8．1．4集成DAC舉例201
8．1．5DAC應(yīng)用舉例203
8．2模數(shù)轉(zhuǎn)換器(ADC) 206
8．2．1幾個(gè)基本概念206
8．2．2并行比較ADC 209
8．2．3反饋比較ADC 209
8．2．4雙積分型ADC 213
8．2．5ADC的主要技術(shù)指標(biāo)214
8．2．6集成ADC舉例215
8．2．7ADC應(yīng)用舉例217
習(xí)題8 219
第9章數(shù)字系統(tǒng)分析與設(shè)計(jì)221
9．1數(shù)字系統(tǒng)概述221
9．2數(shù)字系統(tǒng)設(shè)計(jì)語言――寄存器傳送語言221
9．2．1基本語句222
9．2．2設(shè)計(jì)舉例225
9．3簡(jiǎn)易計(jì)算機(jī)的功能分析與電路設(shè)計(jì)230
9．3．1簡(jiǎn)易計(jì)算機(jī)的基本結(jié)構(gòu)230
9．3．2簡(jiǎn)易計(jì)算機(jī)框圖設(shè)計(jì)231
9．3．3簡(jiǎn)易計(jì)算機(jī)控制器設(shè)計(jì)233
9．3．4簡(jiǎn)易計(jì)算機(jī)部件邏輯設(shè)計(jì)236
9．3．5簡(jiǎn)易計(jì)算機(jī)的實(shí)現(xiàn)241
習(xí)題9 245
附錄ACPLD和FPGA簡(jiǎn)介246
A．1 CPLD 246
A．2 FPGA 250
A．3可編程邏輯器件開發(fā)的一般步驟255
附錄B《電氣簡(jiǎn)圖用圖形符號(hào)第12部分：二進(jìn)制邏輯元件》(GB/T 4728．12－2008)簡(jiǎn)介258
B．1符號(hào)的構(gòu)成258
B．2邏輯約定259
B．3各種限定符號(hào)260
B．4關(guān)聯(lián)標(biāo)注法263
B．5常用器件符號(hào)示例265
附錄C常用邏輯符號(hào)對(duì)照表266
參考文獻(xiàn)268
1．1計(jì)數(shù)體制1
1．1．1十進(jìn)制數(shù)1
1．1．2二進(jìn)制數(shù)1
1．1．3八進(jìn)制數(shù)和十六進(jìn)制數(shù)2
1．1．4數(shù)制間的轉(zhuǎn)換3
1．2常用編碼4
1．2．1二-十進(jìn)制編碼(BCD碼)4
1．2．2循環(huán)碼5
1．2．3 ASCII碼5
1．3邏輯代數(shù)基礎(chǔ)6
1．3．1邏輯變量和邏輯函數(shù)6
1．3．2基本邏輯運(yùn)算及基本邏輯門7
1．3．3邏輯代數(shù)的基本公式和常用公式10
1．3．4邏輯函數(shù)的表示方法11
1．3．5邏輯函數(shù)的化簡(jiǎn)12
習(xí)題1 20
第2章邏輯門電路22
2．1概述22
2．2 CMOS門電路23
2．2．1 MOS管的開關(guān)模型23
2．2．2 CMOS反相器的電路結(jié)構(gòu)和工作原理23
2．2．3 CMOS反相器的傳輸特性曲線和抗干擾能力24
2．2．4 CMOS反相器的輸入特性曲線和輸出特性曲線26
2．2．5 CMOS反相器的動(dòng)態(tài)特性28
2．2．6與非門29
2．2．7或非門30
2．3其他類型的CMOS門電路及參數(shù)31
2．3．1三態(tài)門31
2．3．2 CMOS傳輸門32
2．3．3漏極開路門（OD門）33
2．3．4低電壓CMOS門電路36
2．3．5 CMOS門電路主要性能參數(shù)37
2．4 TTL門電路37
2．4．1雙極型三極管的開關(guān)特性37
2．4．2 TTL與非門的電路結(jié)構(gòu)和工作原理38
2．4．3 TTL與非門電路特性曲線39
2．4．4 TTL門電路主要性能參數(shù)42
2．5 ECL門電路43
2．5．1 ECL門電路工作原理44
2．5．2 ECL門電路主要特點(diǎn)45
2．6 Bi-CMOS門電路46
2．6．1 Bi-CMOS門電路工作原理46
2．6．2 Bi-CMOS門電路主要性能參數(shù)47
2．7數(shù)字電路使用中應(yīng)注意的問題47
2．7．1CMOS門電路使用中應(yīng)注意的問題47
2．7．2TTL門電路使用中應(yīng)注意的問題49
2．7．3數(shù)字電路接口49
習(xí)題250
第3章組合邏輯電路55
3．1組合邏輯電路的特點(diǎn)55
3．2小規(guī)模集成電路構(gòu)成的組合邏輯電路的分析與設(shè)計(jì)55
3．2．1分析方法55
3．2．2設(shè)計(jì)方法57
3．3編碼器59
3．3．1二進(jìn)制編碼器59
3．3．2優(yōu)先編碼器59
3．4譯碼器62
3．4．1二進(jìn)制譯碼器62
3．4．2二-十進(jìn)制譯碼器64
3．4．3半導(dǎo)體數(shù)碼管和七段字形譯碼器65
3．5數(shù)據(jù)分配器與數(shù)據(jù)選擇器68
3．5．1數(shù)據(jù)分配器68
3．5．2數(shù)據(jù)選擇器69
3．6數(shù)值比較電路73
3．7算術(shù)運(yùn)算電路75
3．7．1二進(jìn)制加法電路75
3．7．2二進(jìn)制減法電路78
3．7．3算術(shù)邏輯單元80
3．8奇偶校驗(yàn)電路83
3．8．1奇偶校驗(yàn)的基本原理83
3．8．2中規(guī)模集成奇偶發(fā)生器/校驗(yàn)器84
3．9中規(guī)模集成電路構(gòu)成的組合邏輯電路的設(shè)計(jì)85
3．10組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)88
3．10．1競(jìng)爭(zhēng)-冒險(xiǎn)的產(chǎn)生88
3．10．2競(jìng)爭(zhēng)-冒險(xiǎn)的判斷89
3．10．3競(jìng)爭(zhēng)-冒險(xiǎn)的消除89
3．11用硬件描述語言設(shè)計(jì)組合邏輯電路89
3．11．1可編程邏輯器件的表示方法及組合模式90
3．11．2硬件描述語言Verilog HDL基礎(chǔ) 94
3．11．3用Verilog HDL實(shí)現(xiàn)組合邏輯電路的設(shè)計(jì)103
習(xí)題3 108
第4章鎖存器和觸發(fā)器113
4．1鎖存器113
4．1．1閂鎖電路及基本SR鎖存器113
4．1．2門控SR鎖存器115
4．1．3D鎖存器116
4．2觸發(fā)器117
4．2．1主從D觸發(fā)器117
4．2．2邊沿觸發(fā)JK觸發(fā)器120
4．2．3維持阻塞D觸發(fā)器122
4．3其他功能的觸發(fā)器123
4．4觸發(fā)器邏輯功能的轉(zhuǎn)換124
習(xí)題4 125
第5章時(shí)序邏輯電路129
5．1時(shí)序邏輯電路的特點(diǎn)和表示方法129
5．1．1時(shí)序邏輯電路的特點(diǎn)129
5．1．2時(shí)序邏輯電路的表示方法129
5．2時(shí)序邏輯電路的分析方法130
5．3寄存器133
5．3．1數(shù)碼寄存器134
5．3．2移位寄存器135
5．4計(jì)數(shù)器137
5．4．1計(jì)數(shù)器分類137
5．4．2二進(jìn)制計(jì)數(shù)器139
5．4．3十進(jìn)制計(jì)數(shù)器142
5．4．4可逆計(jì)數(shù)器144
5．4．5中規(guī)模集成計(jì)數(shù)器構(gòu)成的任意進(jìn)制計(jì)數(shù)器145
5．4．6移位寄存器型計(jì)數(shù)器147
5．5順序脈沖發(fā)生器148
5．6時(shí)序邏輯電路的設(shè)計(jì)方法151
5．7用硬件描述語言設(shè)計(jì)時(shí)序邏輯電路156
5．7．1可編程邏輯器件時(shí)序模式156
5．7．2用Verilog HDL實(shí)現(xiàn)時(shí)序邏輯電路的設(shè)計(jì)158
習(xí)題5 166
第6章半導(dǎo)體存儲(chǔ)器170
6．1概述170
6．1．1半導(dǎo)體存儲(chǔ)器的特點(diǎn)及
分類170
6．1．2半導(dǎo)體存儲(chǔ)器的技術(shù)指標(biāo)170
6．2只讀存儲(chǔ)器171
6．2．1固定只讀存儲(chǔ)器171
6．2．2可編程只讀存儲(chǔ)器172
6．2．3可擦可編程只讀存儲(chǔ)器173
6．3隨機(jī)存取存儲(chǔ)器176
6．3．1靜態(tài)RAM176
6．3．2動(dòng)態(tài)RAM178
6．3．3集成RAM簡(jiǎn)介179
6．3．4RAM的擴(kuò)展179
習(xí)題6 180
第7章脈沖波形的產(chǎn)生與整形183
7．1集成555定時(shí)器及其應(yīng)用183
7．1．1電路組成和工作原理183
7．1．2集成555定時(shí)器的應(yīng)用184
7．2門電路構(gòu)成的矩形波發(fā)生器與整形電路 189
7．2．1多諧振蕩器189
7．2．2單穩(wěn)態(tài)電路191
7．2．3施密特觸發(fā)電路192
習(xí)題7 195
第8章數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換198
8．1數(shù)模轉(zhuǎn)換器(DAC) 198
8．1．1二進(jìn)制權(quán)電阻DAC 198
8．1．2R-2R倒T型電阻網(wǎng)絡(luò)DAC 199
8．1．3DAC的主要技術(shù)指標(biāo)200
8．1．4集成DAC舉例201
8．1．5DAC應(yīng)用舉例203
8．2模數(shù)轉(zhuǎn)換器(ADC) 206
8．2．1幾個(gè)基本概念206
8．2．2并行比較ADC 209
8．2．3反饋比較ADC 209
8．2．4雙積分型ADC 213
8．2．5ADC的主要技術(shù)指標(biāo)214
8．2．6集成ADC舉例215
8．2．7ADC應(yīng)用舉例217
習(xí)題8 219
第9章數(shù)字系統(tǒng)分析與設(shè)計(jì)221
9．1數(shù)字系統(tǒng)概述221
9．2數(shù)字系統(tǒng)設(shè)計(jì)語言――寄存器傳送語言221
9．2．1基本語句222
9．2．2設(shè)計(jì)舉例225
9．3簡(jiǎn)易計(jì)算機(jī)的功能分析與電路設(shè)計(jì)230
9．3．1簡(jiǎn)易計(jì)算機(jī)的基本結(jié)構(gòu)230
9．3．2簡(jiǎn)易計(jì)算機(jī)框圖設(shè)計(jì)231
9．3．3簡(jiǎn)易計(jì)算機(jī)控制器設(shè)計(jì)233
9．3．4簡(jiǎn)易計(jì)算機(jī)部件邏輯設(shè)計(jì)236
9．3．5簡(jiǎn)易計(jì)算機(jī)的實(shí)現(xiàn)241
習(xí)題9 245
附錄ACPLD和FPGA簡(jiǎn)介246
A．1 CPLD 246
A．2 FPGA 250
A．3可編程邏輯器件開發(fā)的一般步驟255
附錄B《電氣簡(jiǎn)圖用圖形符號(hào)第12部分：二進(jìn)制邏輯元件》(GB/T 4728．12－2008)簡(jiǎn)介258
B．1符號(hào)的構(gòu)成258
B．2邏輯約定259
B．3各種限定符號(hào)260
B．4關(guān)聯(lián)標(biāo)注法263
B．5常用器件符號(hào)示例265
附錄C常用邏輯符號(hào)對(duì)照表266
參考文獻(xiàn)268
展開全部
數(shù)字邏輯與數(shù)字系統(tǒng)(第6版新工科建設(shè)計(jì)算機(jī)類系列教材普通高等教育十一五國(guó)家級(jí)規(guī)劃教材) 作者簡(jiǎn)介
李景宏，主要從事模擬電子技術(shù)、數(shù)字電子技術(shù)、電子技術(shù)基礎(chǔ)、單片機(jī)原理及應(yīng)用、專用集成電路設(shè)計(jì)、模擬集成電路設(shè)計(jì)等課程教學(xué)工作及電路與系統(tǒng)等方向的研究工作。其中負(fù)責(zé)的“電子技術(shù)基礎(chǔ)”課程先后被評(píng)為東北大學(xué)精品課、遼寧省精品課和國(guó)家精品課。 曾獲得第六屆全國(guó)多媒體課件大賽三等獎(jiǎng)，第一屆全國(guó)電工電子基礎(chǔ)課程實(shí)驗(yàn)教學(xué)案例設(shè)計(jì)一等獎(jiǎng)，東北大學(xué)“先進(jìn)個(gè)人”榮譽(yù)；先后獲得省部級(jí)和校級(jí)教學(xué)成果獎(jiǎng)5項(xiàng)；指導(dǎo)大學(xué)生參加全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽、全國(guó)大學(xué)生嵌入式邀請(qǐng)賽等，獲得***競(jìng)賽獎(jiǎng)4項(xiàng)。發(fā)表教學(xué)論文10余篇，發(fā)表科研論文20余篇，作為主要完成人參加基金項(xiàng)目2項(xiàng)，作為主編出版了包括***規(guī)劃教材在內(nèi)的教材7部。
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