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數(shù)字電子技術(shù) 版權(quán)信息
- ISBN：9787111670919
- 條形碼：9787111670919 ; 978-7-111-67091-9
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字電子技術(shù) 本書特色
適讀人群 ：通信、信息、電子、計算機、雷達、測控、自動化等專業(yè)本科生配套資源：PPT、習題參考答案、測試試卷及答案 本書特色： 本書以傳統(tǒng)數(shù)字電路的分析設計為中心，介紹數(shù)字電子技術(shù)的基本概念、基本器件的功能和原理、基本分析方法，并適當介紹現(xiàn)代數(shù)字設計的理念、軟件平臺、設計流程等。有效解決了不斷涌現(xiàn)的新器件、新軟件、新應用、新設計流程和傳統(tǒng)內(nèi)容之間的矛盾，以及現(xiàn)代數(shù)字設計正在向更高度自動化的方向發(fā)展和數(shù)字電子技術(shù)傳統(tǒng)的教學內(nèi)容之間的矛盾。將Multisim和ModelSim仿真軟件同時引入教材，利用它們強化基礎知識與應用實踐之間的聯(lián)系，增強仿真教學效果，提高學生的現(xiàn)代數(shù)字電路仿真設計能力。
數(shù)字電子技術(shù) 內(nèi)容簡介
本書共分七章, 分別為概述、數(shù)制與編碼、邏輯代數(shù)基礎、組合邏輯電路、時序邏輯電路、半導體存儲器與可編程邏輯器件、模數(shù)和模數(shù)轉(zhuǎn)換電路。各章配有適量例題講解、習題和自測題, 書末附有部分習題的參考答案、數(shù)字電子技術(shù)測試試卷與答案。
數(shù)字電子技術(shù) 目錄
目錄
前言
常用符號和名詞中英文對照
第1章概述
11發(fā)展簡史
12基本概念
121數(shù)字信號
122數(shù)字電路
123設計方法
13硬件描述語言
131Verilog的歷史
132Verilog的優(yōu)點
133Verilog的EDA工具組
14課程性質(zhì)、目標與任務
本章小結(jié)
本章習題
第2章數(shù)制與編碼
21引言
22數(shù)制
221按位計數(shù)制
222數(shù)制轉(zhuǎn)換
223原碼、反碼和補碼
224補碼運算
23編碼
231數(shù)值的編碼表示
232字符的編碼表示
本章小結(jié)
本章習題
本章自測
第3章邏輯代數(shù)基礎
31引言
32邏輯關(guān)系、邏輯代數(shù)和數(shù)字電路
321三種基本邏輯
322五種復合邏輯
33邏輯代數(shù)的定律和規(guī)則
331運算規(guī)則
332九大定律
333三大規(guī)則
34邏輯函數(shù)的描述方式
341邏輯表達式與真值表
342邏輯圖
343積之和式與*小項表達式
344和之積式與*大項表達式
35邏輯函數(shù)的化簡
351化簡的意義
352化簡的標準
353化簡方法——公式法
354化簡方法——卡諾圖法
355非完全描述邏輯函數(shù)的化簡
本章小結(jié)
本章習題
本章自測
第4章組合邏輯電路
41引言
42組合邏輯基本單元——集成邏輯門
*421集成電路的基本概念
*422集成邏輯門的系列
*423CMOS集成邏輯門的內(nèi)部電路
424集成邏輯門的主要電氣指標
425集成邏輯門的輸入輸出結(jié)構(gòu)
43基于邏輯門的組合邏輯電路分析
431一般步驟
432分析舉例
44基于邏輯門的組合邏輯電路設計
441一般步驟
442設計舉例
45常用中規(guī)模組合邏輯器件
*451加法器
*452數(shù)值比較器
453編碼器
454譯碼器
455數(shù)據(jù)選擇器
46中規(guī)模組合邏輯器件的應用
461微控制器報警編碼電路
462模/數(shù)轉(zhuǎn)換器中的編碼電路
463七段顯示譯碼
464地址譯碼
本章小結(jié)
本章習題
本章自測
第5章時序邏輯電路
51時序邏輯電路的基本概念
511時序邏輯電路的結(jié)構(gòu)與特點
512時序邏輯電路的分類
513時序邏輯電路的描述方式
52時序邏輯電路的基本單元——
觸發(fā)器
*521基本RS觸發(fā)器
*522同步RS觸發(fā)器
523集成D觸發(fā)器
524集成JK觸發(fā)器
525集成T觸發(fā)器
526觸發(fā)器異步控制及功能轉(zhuǎn)換
53基于觸發(fā)器的同步時序電路
分析
531一般步驟
532分析舉例
54基于觸發(fā)器的同步時序電路
設計
541一般步驟
542設計舉例
55常用中規(guī)模時序邏輯器件
551計數(shù)器
552移位寄存器
56中規(guī)模時序邏輯器件的應用
561計時器
562分頻器
563序列檢測器
564序列發(fā)生器
565移位型計數(shù)器
本章小結(jié)
本章習題
本章自測
第6章半導體存儲器與可編程邏輯器件
61引言
62半導體存儲器概述
621半導體存儲器的分類
622ROM存儲器
623RAM存儲器
63半導體存儲器的使用
64可編程邏輯器件概述
641PLD的分類
642PLD的一般結(jié)構(gòu)與表示方法
643LDPLD的編程特性
*644通用陣列邏輯器件
65高密度可編程邏輯器件
651與或陣列結(jié)構(gòu)CPLD
652單元型查找表結(jié)構(gòu)FPGA
66PLD開發(fā)流程
661創(chuàng)建工程
662源程序輸入
663ModelSim仿真
664引腳約束
665綜合Synthesis
666布局布線/實現(xiàn)Implementation
667生成比特流bitstream
668下載驗證
669固化程序到外部FLASH
本章小結(jié)
本章習題
本章自測
第7章數(shù)/模和模/數(shù)轉(zhuǎn)換電路
71引言
72數(shù)/模轉(zhuǎn)換器
721數(shù)/模轉(zhuǎn)換的基本原理
722權(quán)電阻型D/A轉(zhuǎn)換器
723R-2R倒T形D/A轉(zhuǎn)換器
724D/A轉(zhuǎn)換器的主要性能參數(shù)
73模/數(shù)轉(zhuǎn)換器
731模/數(shù)轉(zhuǎn)換的基本原理
732并行比較型A/D轉(zhuǎn)換器
733逐次逼近型A/D轉(zhuǎn)換器
734雙積分型A/D轉(zhuǎn)換器
735A/D轉(zhuǎn)換器的主要性能參數(shù)
本章小結(jié)
本章習題
本章自測
附錄
附錄A數(shù)字電路的Verilog設計
A1設計層次（Design Hierarchy）
A2模塊
A3聲明與規(guī)則
A4描述方式
A5基本詞法
A6語句
A7數(shù)字電路Verilog設計實例
附錄B數(shù)字電路的計算機仿真設計
參考文獻
前言
常用符號和名詞中英文對照
第1章概述
11發(fā)展簡史
12基本概念
121數(shù)字信號
122數(shù)字電路
123設計方法
13硬件描述語言
131Verilog的歷史
132Verilog的優(yōu)點
133Verilog的EDA工具組
14課程性質(zhì)、目標與任務
本章小結(jié)
本章習題
第2章數(shù)制與編碼
21引言
22數(shù)制
221按位計數(shù)制
222數(shù)制轉(zhuǎn)換
223原碼、反碼和補碼
224補碼運算
23編碼
231數(shù)值的編碼表示
232字符的編碼表示
本章小結(jié)
本章習題
本章自測
第3章邏輯代數(shù)基礎
31引言
32邏輯關(guān)系、邏輯代數(shù)和數(shù)字電路
321三種基本邏輯
322五種復合邏輯
33邏輯代數(shù)的定律和規(guī)則
331運算規(guī)則
332九大定律
333三大規(guī)則
34邏輯函數(shù)的描述方式
341邏輯表達式與真值表
342邏輯圖
343積之和式與*小項表達式
344和之積式與*大項表達式
35邏輯函數(shù)的化簡
351化簡的意義
352化簡的標準
353化簡方法——公式法
354化簡方法——卡諾圖法
355非完全描述邏輯函數(shù)的化簡
本章小結(jié)
本章習題
本章自測
第4章組合邏輯電路
41引言
42組合邏輯基本單元——集成邏輯門
*421集成電路的基本概念
*422集成邏輯門的系列
*423CMOS集成邏輯門的內(nèi)部電路
424集成邏輯門的主要電氣指標
425集成邏輯門的輸入輸出結(jié)構(gòu)
43基于邏輯門的組合邏輯電路分析
431一般步驟
432分析舉例
44基于邏輯門的組合邏輯電路設計
441一般步驟
442設計舉例
45常用中規(guī)模組合邏輯器件
*451加法器
*452數(shù)值比較器
453編碼器
454譯碼器
455數(shù)據(jù)選擇器
46中規(guī)模組合邏輯器件的應用
461微控制器報警編碼電路
462模/數(shù)轉(zhuǎn)換器中的編碼電路
463七段顯示譯碼
464地址譯碼
本章小結(jié)
本章習題
本章自測
第5章時序邏輯電路
51時序邏輯電路的基本概念
511時序邏輯電路的結(jié)構(gòu)與特點
512時序邏輯電路的分類
513時序邏輯電路的描述方式
52時序邏輯電路的基本單元——
觸發(fā)器
*521基本RS觸發(fā)器
*522同步RS觸發(fā)器
523集成D觸發(fā)器
524集成JK觸發(fā)器
525集成T觸發(fā)器
526觸發(fā)器異步控制及功能轉(zhuǎn)換
53基于觸發(fā)器的同步時序電路
分析
531一般步驟
532分析舉例
54基于觸發(fā)器的同步時序電路
設計
541一般步驟
542設計舉例
55常用中規(guī)模時序邏輯器件
551計數(shù)器
552移位寄存器
56中規(guī)模時序邏輯器件的應用
561計時器
562分頻器
563序列檢測器
564序列發(fā)生器
565移位型計數(shù)器
本章小結(jié)
本章習題
本章自測
第6章半導體存儲器與可編程邏輯器件
61引言
62半導體存儲器概述
621半導體存儲器的分類
622ROM存儲器
623RAM存儲器
63半導體存儲器的使用
64可編程邏輯器件概述
641PLD的分類
642PLD的一般結(jié)構(gòu)與表示方法
643LDPLD的編程特性
*644通用陣列邏輯器件
65高密度可編程邏輯器件
651與或陣列結(jié)構(gòu)CPLD
652單元型查找表結(jié)構(gòu)FPGA
66PLD開發(fā)流程
661創(chuàng)建工程
662源程序輸入
663ModelSim仿真
664引腳約束
665綜合Synthesis
666布局布線/實現(xiàn)Implementation
667生成比特流bitstream
668下載驗證
669固化程序到外部FLASH
本章小結(jié)
本章習題
本章自測
第7章數(shù)/模和模/數(shù)轉(zhuǎn)換電路
71引言
72數(shù)/模轉(zhuǎn)換器
721數(shù)/模轉(zhuǎn)換的基本原理
722權(quán)電阻型D/A轉(zhuǎn)換器
723R-2R倒T形D/A轉(zhuǎn)換器
724D/A轉(zhuǎn)換器的主要性能參數(shù)
73模/數(shù)轉(zhuǎn)換器
731模/數(shù)轉(zhuǎn)換的基本原理
732并行比較型A/D轉(zhuǎn)換器
733逐次逼近型A/D轉(zhuǎn)換器
734雙積分型A/D轉(zhuǎn)換器
735A/D轉(zhuǎn)換器的主要性能參數(shù)
本章小結(jié)
本章習題
本章自測
附錄
附錄A數(shù)字電路的Verilog設計
A1設計層次（Design Hierarchy）
A2模塊
A3聲明與規(guī)則
A4描述方式
A5基本詞法
A6語句
A7數(shù)字電路Verilog設計實例
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