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包郵 數(shù)字電路與FPGA設(shè)計(jì)(理工類地方本科院校新形態(tài)系列教材)
作者：陳景波
開本：
16開
頁數(shù)：
226
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數(shù)字電路與FPGA設(shè)計(jì)(理工類地方本科院校新形態(tài)系列教材) 版權(quán)信息
- ISBN：9787305239885
- 條形碼：9787305239885 ; 978-7-305-23988-5
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字電路與FPGA設(shè)計(jì)(理工類地方本科院校新形態(tài)系列教材) 內(nèi)容簡介
本書作為Digilent公司Basys 3 FPGA開發(fā)板的配套教材。Basys 3是一款可由Vivado工具鏈支持的入門級。FPGA開發(fā)板，帶有Xilinx Artix-7 FPGA芯片架構(gòu)。該款產(chǎn)品是廣受歡迎的Basys系列HGA開發(fā)板中近期新的一代，特別適合剛開始接觸FPGA技術(shù)的學(xué)生或初學(xué)者。教材以Xilinx公司近期新的Vivado集成開發(fā)環(huán)境和Verilog HDL語言展開，代碼均可在Basys 3開發(fā)板上驗(yàn)證，充分體現(xiàn)實(shí)戰(zhàn)性。 本書解決了從傳統(tǒng)數(shù)字電路的理論體系到當(dāng)前現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)的轉(zhuǎn)變，既保留了傳統(tǒng)數(shù)字電路知識體系中重要的理論基礎(chǔ)和典型74系列芯片的介紹，讓讀者明白在設(shè)計(jì)什么。更強(qiáng)調(diào)現(xiàn)代設(shè)計(jì)方法，突出模塊化編程的思想和IP設(shè)計(jì)封裝和調(diào)用方法。并且介紹了一些編程架構(gòu)，比如計(jì)數(shù)器架構(gòu)和狀態(tài)機(jī)架構(gòu)。注重方法論，不僅講解知識點(diǎn)，更注重引導(dǎo)讀者觸類旁通，舉一反三。 全書共8章，內(nèi)容豐富、循序漸進(jìn)，適合于剛剛接觸FPGA的初學(xué)者自學(xué)閱讀，又可作為各類院校電氣信息類專業(yè)的數(shù)字電子技術(shù)、FPGA設(shè)計(jì)、EDA等課程的教材或參考書。
數(shù)字電路與FPGA設(shè)計(jì)(理工類地方本科院校新形態(tài)系列教材) 目錄
章 數(shù)字邏輯基礎(chǔ)
1．1 模擬信號和數(shù)字信號
1．2 二進(jìn)制數(shù)、邏輯電平和數(shù)字波形
1．3 進(jìn)制及進(jìn)制之間的轉(zhuǎn)換
1．4 邏輯代數(shù)的基本定律
1．5 邏輯代數(shù)的基本規(guī)則
1．6 邏輯函數(shù)的化簡
1．7 卡諾圖化簡
本章習(xí)題
第2章 FPGA與Vivado基礎(chǔ)
2．1 可編程器件基礎(chǔ)
2．2 現(xiàn)場可編程門陣列（FPGA）
2．3 Basys 3 FPGA開發(fā)板資源
2．4 Vivado設(shè)計(jì)流程
本章習(xí)題
第3章 Verilog HDL基礎(chǔ)
3．1 Verilog概述
3．2 Verilog基礎(chǔ)知識
3．3 Verilog程序框架
3．4 Verilog編程規(guī)范
本章習(xí)題
第4章 組合邏輯電路設(shè)計(jì)基礎(chǔ)
4．1 若干典型的組合邏輯集成電路
4．2 組合電路中的always塊
4．3 條件語句
4．4 循環(huán)語句
4．5 always塊的一般編碼原則
4．6 常數(shù)和參數(shù)
4．7 設(shè)計(jì)實(shí)例
本章習(xí)題
第5章 時(shí)序電路設(shè)計(jì)基礎(chǔ)
5．1 鎖存器
5．2 觸發(fā)器
5．3 寄存器
5．4 移位寄存器
5．5 計(jì)數(shù)器
5．6 設(shè)計(jì)實(shí)例
本章習(xí)題
第6章 計(jì)數(shù)器架構(gòu)
6．1 計(jì)數(shù)器架構(gòu)八步法
6．2 計(jì)數(shù)器項(xiàng)目實(shí)踐
本章習(xí)題
第7章 狀態(tài)機(jī)架構(gòu)
7．1 有限狀態(tài)機(jī)
7．2 有限狀態(tài)機(jī)代碼實(shí)現(xiàn)
7．3 設(shè)計(jì)實(shí)例
本章習(xí)題
第8章 數(shù)字積木設(shè)計(jì)模式
8．1 IP基礎(chǔ)
8．2 打包屬于自己的IP
8．3 源代碼法調(diào)用IP核設(shè)計(jì)實(shí)例——多數(shù)表決器
8．4 原理圖法調(diào)用IP核設(shè)計(jì)實(shí)例——二進(jìn)制轉(zhuǎn)格雷碼
本章習(xí)題
參考文獻(xiàn)
1．1 模擬信號和數(shù)字信號
1．2 二進(jìn)制數(shù)、邏輯電平和數(shù)字波形
1．3 進(jìn)制及進(jìn)制之間的轉(zhuǎn)換
1．4 邏輯代數(shù)的基本定律
1．5 邏輯代數(shù)的基本規(guī)則
1．6 邏輯函數(shù)的化簡
1．7 卡諾圖化簡
本章習(xí)題
第2章 FPGA與Vivado基礎(chǔ)
2．1 可編程器件基礎(chǔ)
2．2 現(xiàn)場可編程門陣列（FPGA）
2．3 Basys 3 FPGA開發(fā)板資源
2．4 Vivado設(shè)計(jì)流程
本章習(xí)題
第3章 Verilog HDL基礎(chǔ)
3．1 Verilog概述
3．2 Verilog基礎(chǔ)知識
3．3 Verilog程序框架
3．4 Verilog編程規(guī)范
本章習(xí)題
第4章 組合邏輯電路設(shè)計(jì)基礎(chǔ)
4．1 若干典型的組合邏輯集成電路
4．2 組合電路中的always塊
4．3 條件語句
4．4 循環(huán)語句
4．5 always塊的一般編碼原則
4．6 常數(shù)和參數(shù)
4．7 設(shè)計(jì)實(shí)例
本章習(xí)題
第5章 時(shí)序電路設(shè)計(jì)基礎(chǔ)
5．1 鎖存器
5．2 觸發(fā)器
5．3 寄存器
5．4 移位寄存器
5．5 計(jì)數(shù)器
5．6 設(shè)計(jì)實(shí)例
本章習(xí)題
第6章 計(jì)數(shù)器架構(gòu)
6．1 計(jì)數(shù)器架構(gòu)八步法
6．2 計(jì)數(shù)器項(xiàng)目實(shí)踐
本章習(xí)題
第7章 狀態(tài)機(jī)架構(gòu)
7．1 有限狀態(tài)機(jī)
7．2 有限狀態(tài)機(jī)代碼實(shí)現(xiàn)
7．3 設(shè)計(jì)實(shí)例
本章習(xí)題
第8章 數(shù)字積木設(shè)計(jì)模式
8．1 IP基礎(chǔ)
8．2 打包屬于自己的IP
8．3 源代碼法調(diào)用IP核設(shè)計(jì)實(shí)例——多數(shù)表決器
8．4 原理圖法調(diào)用IP核設(shè)計(jì)實(shí)例——二進(jìn)制轉(zhuǎn)格雷碼
本章習(xí)題
參考文獻(xiàn)
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數(shù)字電路與FPGA設(shè)計(jì)(理工類地方本科院校新形態(tài)系列教材) 作者簡介
陳景波，常熟理工學(xué)院電氣與自動化工程學(xué)院副教授、副院長，主要承擔(dān)《數(shù)字電子技術(shù)》《數(shù)字電路與FPGA設(shè)計(jì)》《單片機(jī)原理與接口技術(shù)》等課程。教學(xué)成果及科研情況：出版教材《51單片機(jī)實(shí)戰(zhàn)指南》，2019年；獲得江蘇省教學(xué)成果獎二等獎，2017年；獲中國自動化學(xué)會高等教育教學(xué)成果獎二等獎，2019年；獲常熟理工學(xué)院教學(xué)成果獎特等獎2項(xiàng)，一等獎2項(xiàng)；獲江蘇省科技進(jìn)步獎三等獎1項(xiàng)。
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