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FPG數(shù)字系統(tǒng)設(shè)計(jì) 版權(quán)信息
- ISBN：9787302536710
- 條形碼：9787302536710 ; 978-7-302-53671-0
- 裝幀：平裝-膠訂
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類：>>
FPG數(shù)字系統(tǒng)設(shè)計(jì) 本書特色
知識(shí)的全面性。內(nèi)容涵蓋FPGA結(jié)構(gòu)、FPGA設(shè)計(jì)方法、FPGA設(shè)計(jì)實(shí)現(xiàn)、FPGA嵌入式系統(tǒng)、FPGA應(yīng)用等，全面深入介紹FPGA數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)手段。 內(nèi)容的新穎性。以CNN手寫數(shù)字識(shí)別系統(tǒng)為例，詳細(xì)介紹了系統(tǒng)結(jié)構(gòu)設(shè)計(jì)、卷積加速核設(shè)計(jì)、軟硬件設(shè)計(jì)等，讓讀者深入掌握基于FPGA的人工智能應(yīng)用和開發(fā)方法。 實(shí)踐的系統(tǒng)性。梳理出數(shù)字系統(tǒng)結(jié)構(gòu)一般包含信號(hào)采集、信號(hào)傳輸、信號(hào)處理、信號(hào)輸出，針對(duì)性地設(shè)置了四部分基礎(chǔ)實(shí)驗(yàn)內(nèi)容，并以此為基礎(chǔ)設(shè)置了綜合實(shí)驗(yàn)環(huán)節(jié)。 用例的準(zhǔn)確性。在長(zhǎng)期的工程實(shí)踐中，積累了嚴(yán)格的硬件描述語(yǔ)言的規(guī)范及檢測(cè)工具，所有的用例經(jīng)過(guò)工具檢測(cè)，確保用例的準(zhǔn)確性，主要用例均經(jīng)過(guò)嚴(yán)格仿真。 知識(shí)全面 內(nèi)容新穎 實(shí)踐系統(tǒng) 用例準(zhǔn)確，基于CNN數(shù)字識(shí)別系統(tǒng)，介紹FPGA開發(fā)方法
FPG數(shù)字系統(tǒng)設(shè)計(jì) 內(nèi)容簡(jiǎn)介
本書在全面介紹FPGA器件結(jié)構(gòu)、Verilog語(yǔ)法和經(jīng)典數(shù)字邏輯設(shè)計(jì)的基礎(chǔ)上，著重介紹基于Vivado的FPGA開發(fā)流程、基于FPGA的基礎(chǔ)和高級(jí)設(shè)計(jì)技術(shù)、FPGA時(shí)序約束與時(shí)序分析方法、Zynq SoC嵌入式系統(tǒng)設(shè)計(jì)，*后詳細(xì)介紹CNN手寫數(shù)字識(shí)別系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)。 全書共分兩篇： 第1～5章為基礎(chǔ)篇，著重介紹FPGA設(shè)計(jì)的基礎(chǔ)知識(shí)，包括FPGA電路結(jié)構(gòu)、Verilog HDL語(yǔ)法、經(jīng)典數(shù)字邏輯設(shè)計(jì)，同時(shí)詳細(xì)講解基于Vivado的FPGA開發(fā)流程，基礎(chǔ)實(shí)驗(yàn)涵蓋信號(hào)采集、信號(hào)傳輸、信號(hào)處理、信號(hào)輸出等信息處理全過(guò)程； 第6～10章為提高篇，深入介紹FPGA的高級(jí)設(shè)計(jì)技術(shù)、FPGA的時(shí)序約束和時(shí)序分析、基于Zynq的SoC嵌入式系統(tǒng)設(shè)計(jì)，并以CNN手寫數(shù)字識(shí)別系統(tǒng)為例討論FPGA數(shù)字系統(tǒng)設(shè)計(jì)過(guò)程中的實(shí)現(xiàn)細(xì)節(jié)，綜合實(shí)驗(yàn)圍繞人工智能、多媒體處理和經(jīng)典數(shù)字電路展開。 本書適合作為高等院校電子工程類、自動(dòng)控制類、計(jì)算機(jī)類專業(yè)大學(xué)本科生、研究生的教學(xué)用書，同時(shí)可供對(duì)FPGA設(shè)計(jì)開發(fā)比較熟悉的開發(fā)人員、廣大科技工作者和研究人員參考。
FPG數(shù)字系統(tǒng)設(shè)計(jì) 目錄
目錄
基礎(chǔ)篇
第1章可編程邏輯器件基礎(chǔ)
1.1可編程邏輯器件概述
1.2CPLD的原理與結(jié)構(gòu)
1.2.1乘積項(xiàng)的工作原理
1.2.2CPLD的一般結(jié)構(gòu)
1.3FPGA的原理與結(jié)構(gòu)
1.3.1查找表的基本原理
1.3.2FPGA的結(jié)構(gòu)
第2章Verilog HDL語(yǔ)言基礎(chǔ)
2.1硬件描述語(yǔ)言概述
2.2Verilog HDL模塊的結(jié)構(gòu)
2.3Verilog HDL語(yǔ)言要素
2.3.1標(biāo)識(shí)符與關(guān)鍵詞
2.3.2注釋
2.3.3四值邏輯
2.3.4常量及其表示
2.3.5數(shù)據(jù)類型
2.4表達(dá)式和運(yùn)算符
2.4.1連接與復(fù)制操作符
2.4.2符號(hào)運(yùn)算符
2.4.3算術(shù)運(yùn)算符
2.4.4關(guān)系運(yùn)算符
2.4.5邏輯運(yùn)算符
2.4.6全等比較運(yùn)算符
2.4.7按位運(yùn)算符
2.4.8歸約運(yùn)算符
2.4.9移位操作符
2.4.10條件運(yùn)算符
2.4.11優(yōu)先級(jí)說(shuō)明
2.5Verilog HDL的行為建模
2.5.1行為描述的結(jié)構(gòu)
2.5.2過(guò)程結(jié)構(gòu)
2.5.3時(shí)序控制
2.5.4賦值語(yǔ)句
2.5.5條件與控制語(yǔ)句
2.5.6任務(wù)與函數(shù)結(jié)構(gòu)
2.5.7可綜合與不可綜合
2.6Verilog HDL的結(jié)構(gòu)化建模
2.6.1內(nèi)置的基本門及其例化
2.6.2模塊實(shí)例化
2.6.3層次化設(shè)計(jì)
2.7系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
2.7.1顯示任務(wù)
2.7.2文件輸入/輸出任務(wù)
2.7.3從文件中讀取數(shù)據(jù)任務(wù)
2.7.4仿真控制任務(wù)
2.7.5仿真時(shí)間函數(shù)
2.8編譯指令
2.9驗(yàn)證平臺(tái)搭建
2.9.1驗(yàn)證平臺(tái)結(jié)構(gòu)
2.9.2待驗(yàn)證設(shè)計(jì)
2.9.3時(shí)鐘生成器
2.9.4激勵(lì)發(fā)生器(Stimulator)
2.9.5比較器(Checker)
2.9.6驗(yàn)證平臺(tái)完整實(shí)例
第3章數(shù)字邏輯HDL描述
3.1組合邏輯電路設(shè)計(jì)舉例
3.1.1比較器
3.1.2編碼器
3.1.3譯碼器
3.1.4簡(jiǎn)單的ALU電路
3.2時(shí)序邏輯電路設(shè)計(jì)舉例
3.2.1D觸發(fā)器
3.2.2移位寄存器
3.2.3計(jì)數(shù)器
3.2.4分頻電路
3.3有限狀態(tài)機(jī)設(shè)計(jì)
第4章基于Vivado的FPGA開發(fā)流程
4.1FPGA基本開發(fā)流程
4.2設(shè)計(jì)規(guī)劃
4.2.1規(guī)劃的內(nèi)容及意義
4.2.2設(shè)計(jì)規(guī)劃實(shí)例
4.3設(shè)計(jì)輸入
4.3.1設(shè)計(jì)輸入方式
4.3.2設(shè)計(jì)實(shí)例
4.4功能仿真
4.4.1功能仿真的目的
4.4.2功能仿真的原理
4.4.3編寫測(cè)試驗(yàn)證程序
4.4.4功能仿真實(shí)例
4.5綜合
4.5.1綜合的目的
4.5.2綜合的原理
4.5.3綜合實(shí)例
4.6實(shí)現(xiàn)
4.6.1實(shí)現(xiàn)的目的
4.6.2實(shí)現(xiàn)的原理
4.6.3實(shí)現(xiàn)實(shí)例
4.7時(shí)序仿真
4.7.1時(shí)序仿真的目的
4.7.2時(shí)序仿真的原理
4.7.3仿真實(shí)例
4.8FPGA調(diào)試
4.8.1FPGA邏輯分析儀
4.8.2使用流程
4.8.3調(diào)試實(shí)例
第5章FPGA基礎(chǔ)實(shí)驗(yàn)
5.1預(yù)備實(shí)驗(yàn)
5.1.1實(shí)驗(yàn)設(shè)備
5.1.2功能要求
5.1.3設(shè)計(jì)分析
5.1.4邏輯設(shè)計(jì)
5.1.5實(shí)現(xiàn)流程
5.1.6拓展任務(wù)
5.2信號(hào)采集
5.2.1實(shí)驗(yàn)設(shè)備
5.2.2功能要求
5.2.3設(shè)計(jì)分析
5.2.4邏輯設(shè)計(jì)
5.2.5實(shí)現(xiàn)流程
5.2.6拓展任務(wù)
5.3信號(hào)傳輸
5.3.1實(shí)驗(yàn)設(shè)備
5.3.2功能要求
5.3.3設(shè)計(jì)分析
5.3.4邏輯設(shè)計(jì)
5.3.5實(shí)現(xiàn)流程
5.3.6拓展任務(wù)
5.4信號(hào)處理
5.4.1實(shí)驗(yàn)設(shè)備
5.4.2功能要求
5.4.3設(shè)計(jì)分析
5.4.4邏輯設(shè)計(jì)
5.4.5仿真結(jié)果
5.4.6實(shí)現(xiàn)流程
5.4.7拓展任務(wù)
5.5信號(hào)輸出(執(zhí)行)
5.5.1實(shí)驗(yàn)設(shè)備
5.5.2功能要求
5.5.3設(shè)計(jì)分析
5.5.4邏輯設(shè)計(jì)
5.5.5實(shí)現(xiàn)流程
5.5.6拓展任務(wù)
提高篇
第6章FPGA高級(jí)設(shè)計(jì)舉例
6.1FPGA編碼技巧
6.2流水線設(shè)計(jì)
6.2.1流水線技術(shù)的原理
6.2.2流水線設(shè)計(jì)及實(shí)現(xiàn)思路
6.2.3流水線設(shè)計(jì)實(shí)例
6.3FIR濾波器設(shè)計(jì)
6.3.1FIR濾波器的數(shù)學(xué)原理
6.3.2基于FPGA的FIR濾波器設(shè)計(jì)及實(shí)現(xiàn)思路
6.3.3FIR濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)
6.3.4FIR設(shè)計(jì)實(shí)例
6.4SPI接口設(shè)計(jì)
6.4.1SPI接口原理
6.4.2SPI接口的設(shè)計(jì)及實(shí)現(xiàn)思路
6.4.3SPI接口設(shè)計(jì)實(shí)例
6.5異步FIFO設(shè)計(jì)
6.5.1異步FIFO的工作原理
6.5.2異步FIFO設(shè)計(jì)及實(shí)現(xiàn)思路
6.5.3異步FIFO設(shè)計(jì)實(shí)例
第7章FPGA的時(shí)序約束與時(shí)序分析
7.1靜態(tài)時(shí)序分析
7.2DFF時(shí)序參數(shù)
7.3時(shí)序分析與時(shí)序約束
7.3.1時(shí)序分析模型
7.3.2寄存器與寄存器間時(shí)序約束
7.3.3輸入接口時(shí)序約束
7.3.4輸出接口時(shí)序約束
7.4時(shí)序分析舉例
7.4.1約束文件(xdc、sdc)
7.4.2約束檢查(check_timing)
7.4.3時(shí)序分析
第8章Zynq SoC嵌入式系統(tǒng)設(shè)計(jì)
8.1Zynq結(jié)構(gòu)
8.1.1Zynq結(jié)構(gòu)概述
8.1.2APU
8.1.3PL
8.1.4片上外設(shè)
8.2系統(tǒng)互連
8.2.1AXI4總線協(xié)議
8.2.2Zynq內(nèi)部互連
8.3基于Zynq平臺(tái)的嵌入式系統(tǒng)設(shè)計(jì)
8.3.1基于Zynq平臺(tái)的嵌入式系統(tǒng)開發(fā)流程
8.3.2系統(tǒng)設(shè)計(jì)輸入
8.3.3HLS設(shè)計(jì)
8.3.4IP集成
8.3.5軟件設(shè)計(jì)
8.4Zynq設(shè)計(jì)舉例
8.4.1IP集成設(shè)計(jì)
8.4.2軟件開發(fā)
8.4.3運(yùn)行效果
第9章基于Zynq的AI應(yīng)用——CNN手寫數(shù)字識(shí)別系統(tǒng)
9.1算法分析
9.1.1手寫識(shí)別算法分析
9.1.2CNN算法簡(jiǎn)介
9.1.3Lenet5網(wǎng)絡(luò)結(jié)構(gòu)
9.2系統(tǒng)架構(gòu)
9.3卷積加速核設(shè)計(jì)
9.4硬件架構(gòu)設(shè)計(jì)
9.5軟件架構(gòu)設(shè)計(jì)
9.6系統(tǒng)性能分析
9.6.1功耗評(píng)估
9.6.2器件資源利用率
9.6.3時(shí)序約束
9.6.4加速性能
第10章FPGA綜合實(shí)驗(yàn)
10.1語(yǔ)音處理系統(tǒng)的FPGA實(shí)現(xiàn)
10.1.1實(shí)驗(yàn)設(shè)備
10.1.2功能要求
10.1.3設(shè)計(jì)分析
10.1.4邏輯設(shè)計(jì)
10.1.5仿真結(jié)果
10.1.6實(shí)現(xiàn)流程
10.1.7拓展任務(wù)
10.2數(shù)字示波器的FPGA實(shí)現(xiàn)
10.2.1實(shí)驗(yàn)設(shè)備
10.2.2功能要求
10.2.3設(shè)計(jì)分析
10.2.4邏輯設(shè)計(jì)
10.2.5仿真結(jié)果
10.2.6實(shí)現(xiàn)流程
10.2.7拓展任務(wù)
10.3基于Zynq的CNN手寫數(shù)字識(shí)別系統(tǒng)實(shí)現(xiàn)
10.3.1實(shí)驗(yàn)設(shè)備
10.3.2功能要求
10.3.3設(shè)計(jì)分析
10.3.4實(shí)現(xiàn)步驟
10.3.5實(shí)驗(yàn)效果
10.3.6拓展任務(wù)
附錄ABasys3開發(fā)板
附錄BZYBO開發(fā)板
參考文獻(xiàn)
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