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零點起飛學(xué)FPGA 版權(quán)信息
- ISBN：9787302399735
- 條形碼：9787302399735 ; 978-7-302-39973-5
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
零點起飛學(xué)FPGA 本書特色
高敬鵬、武超群編著的《零點起飛學(xué)fpga》以 verilog hdl語言為藍本，結(jié)合altium designer軟 件、quartus ⅱ軟件與modelsim軟件的功能，通過豐 富的實例，從實驗、實踐和實用的角度，詳細闡述了 fpga在電子系統(tǒng)中的應(yīng)用。本書共9章，主要內(nèi)容包 括fpga基礎(chǔ)知識、fpga硬件電路的設(shè)計、quartus ii軟件操作基礎(chǔ)、verilog hdl語言概述、面向綜合 的行為描述語句、modelsim仿真工具、面向驗證和仿 真的行為描述語句、verilog hdl語言設(shè)計進階、外 設(shè)接口和綜合系統(tǒng)設(shè)計，全面詳細地闡述了fpga的設(shè) 計方法和開發(fā)過程。 本書由淺入深，從易到難，各章節(jié)既相對獨立又 前后關(guān)聯(lián)，其*大特點是打破了傳統(tǒng)書籍的講解方法 ，以圖解方式敘述基本功能的應(yīng)用與操作，并通過提 示、技巧和注意的方式指導(dǎo)讀者對重點內(nèi)容的理解， 從而達到在實際產(chǎn)品設(shè)計中的熟練應(yīng)用。本書每章配 有習(xí)題，以指導(dǎo)讀者深入地進行學(xué)習(xí)。 本書既可作為高等學(xué)校電子系統(tǒng)設(shè)計課程的教材 ，也可作為電路設(shè)計及相關(guān)行業(yè)工程技術(shù)人員的技術(shù) 參考書。
零點起飛學(xué)FPGA 內(nèi)容簡介
本書以VerilogHDL語言為藍本，結(jié)合AltiumDesigner軟件、QuartusII軟件與ModelSim軟件的功能，通過豐富的實例，從實驗、實踐和實用的角度，詳細闡述了FPGA在電子系統(tǒng)中的應(yīng)用。本書共9章，主要內(nèi)容包括FPGA基礎(chǔ)知識、FPGA硬件電路的設(shè)計、QuartusII軟件操作基礎(chǔ)、VerilogHDL語言概述、面向綜合的行為描述語句、ModelSim仿真工具、面向驗證和仿真的行為描述語句、VerilogHDL語言設(shè)計進階、外設(shè)接口和綜合系統(tǒng)設(shè)計，全面詳細地闡述了FPGA的設(shè)計方法和開發(fā)過程。本書由淺入深，從易到難，各章節(jié)既相對獨立又前后關(guān)聯(lián)，其*大特點是打破了傳統(tǒng)書籍的講解方法，以圖解方式敘述基本功能的應(yīng)用與操作，并通過提示、技巧和注意的方式指導(dǎo)讀者對重點內(nèi)容的理解，從而達到在實際產(chǎn)品設(shè)計中的熟練應(yīng)用。本書每章配有習(xí)題，以指導(dǎo)讀者深入地進行學(xué)習(xí)。本書既可作為高等學(xué)校電子系統(tǒng)設(shè)計課程的教材，也可作為電路設(shè)計及相關(guān)行業(yè)工程技術(shù)人員的技術(shù)參考書。
零點起飛學(xué)FPGA 目錄
第1章 fpga基礎(chǔ)知識
1.1 通用數(shù)字集成電路
1.1.1 ttl數(shù)字集成電路
1.1.2 cmos數(shù)字集成電路
1.1.3 可編程邏輯器件
1.2 fpga的工藝結(jié)構(gòu)
1.3 fpga技術(shù)的發(fā)展方向
1.4 典型的fpga芯片
1.4.1 altera公司的典型產(chǎn)品
1.4.2 xilinx公司的典型產(chǎn)品
1.5 fpga芯片的應(yīng)用
1.6 fpga的設(shè)計流程
1.7 fpga的設(shè)計開發(fā)工具
1.8 典型的fpga產(chǎn)品設(shè)計軟件使用簡介
1.8.1 altium designer summer 09的安裝
1.8.2 altium designer summer 09的啟動
1.8.3 altium designer summer 09的主頁界面管理
1.8.4 quartus ii軟件的安裝
1.8.5 quartus ii軟件的啟動
1.8.6 quartus ii的主頁界面管理
1.9 思考與練習(xí)
第2章 fpga硬件電路的設(shè)計
2.1 硬件電路的設(shè)計流程
2.2 fpga*小系統(tǒng)
2.1.1 fpga芯片管腳介紹
2.2.2 電源電路設(shè)計
2.2.3 濾波電容電路模塊設(shè)計
2.2.4 jtag調(diào)試與as下載電路的設(shè)計
2.2.5 時鐘電路設(shè)計
2.2.6 復(fù)位電路的設(shè)計
2.2.7 鎖相環(huán)外圍電路的設(shè)計
2.2.8 led電路的設(shè)計
2.2.9 高速sdram存儲器接口電路設(shè)計
2.2.10 flash存儲器接口電路設(shè)計
2.2.11 fpga*小系統(tǒng)擴展接口電路設(shè)計
2.3 fpga硬件系統(tǒng)的設(shè)計技巧
2.4 fpga硬件系統(tǒng)的調(diào)試方法
2.5 綜合實例：fpga*小硬件系統(tǒng)的設(shè)計
2.6 思考與練習(xí)
第3章 quartus ii軟件操作基礎(chǔ)
3.1 quartus ii基本設(shè)計流程
3.2 quartus ii基本設(shè)計操作
3.2.1 工程創(chuàng)建
3.2.2 設(shè)計輸入
3.2.3 編譯項目
3.2.4 設(shè)計文件的仿真
3.2.5 引腳分配與器件編譯
3.2.6 器件編程
3.2.7 其他操作
3.3 quartus ii參數(shù)化宏功能模塊及其使用方法
3.3.1 lpm計數(shù)器的使用方法
3.3.2 建立存儲器文件
3.3.3 lpm存儲器rom的使用方法
3.3.4 lpm存儲器ram的使用方法
3.4 signaltap ii在線邏輯分析儀的使用方法
3.4.1 signaltap ii介紹
3.4.2 使用signaltap ii操作流程
3.4.3 signaltap ii邏輯分析儀的使用
3.5 典型實例：正弦波發(fā)生器及signaltap ii的使用
3.6 思考與練習(xí)
第4章 verilog hdl語言概述
4.1 硬件描述語言的概念
4.2 verilog hdl的產(chǎn)生與發(fā)展
4.3 verilog hdl語言的魅力
4.3.1 verilog hdl語言與vhdl語言的比較
4.3.2 verilog hdl與c語言的比較
4.3.3 verilog hdl的應(yīng)用
4.4 采用verilog hdl設(shè)計復(fù)雜數(shù)字電路的優(yōu)點
4.5 verilog hdl程序設(shè)計模式
4.6 verilog hdl程序基本結(jié)構(gòu)
4.6.1 verilog hdl程序入門
4.6.2 模塊的框架
4.6.3 verilog hdl語言的描述形式
4.7 verilog hdl語言基本要素
4.7.1 標志符與注釋
4.7.2 數(shù)字與邏輯數(shù)值
4.7.3 數(shù)據(jù)類型
4.7.4 常用運算符
4.7.5 verilog hdl語言的賦值
4.7.6 verilog hdl語言的關(guān)鍵詞
4.8 典型實例：利用verilog hdl語言在fpga上實現(xiàn)led流水燈
4.9 思考與練習(xí)
第5章 面向綜合的行為描述語句
5.1 可綜合模型的設(shè)計
5.2 觸發(fā)事件控制
5.2.1 信號電平事件語句
5.2.2 信號跳變沿事件語句
5.3 條件語句
5.3.1 if語句
5.3.2 case語句
5.3.3 條件語句的深入理解
5.4 循環(huán)語句
5.4.1 repeat語句
5.4.2 while語句
5.4.3 for語句
5.5 任務(wù)與函數(shù)
5.5.1 任務(wù)（task）語句
5.5.2 函數(shù)（function）語句
5.5.3 任務(wù)和函數(shù)的深入理解
5.6 有限狀態(tài)機的設(shè)計
5.6.1 有限狀態(tài)機的分類
5.6.2 有限狀態(tài)機的狀態(tài)編碼
5.6.3 有限狀態(tài)機設(shè)計方法
5.6.4 設(shè)計可綜合狀態(tài)機的指導(dǎo)原則
5.6.5 有限狀態(tài)機設(shè)計實例
5.7 quartus ii圖形化狀態(tài)機輸入工具使用
5.8 verilog hdl語言實現(xiàn)組合邏輯電路
5.9 verilog hdl語言實現(xiàn)時序邏輯電路
5.10 硬件描述語言設(shè)計基礎(chǔ)實例
5.10.1 8-3編碼器
5.10.2 3-8譯碼器
5.10.3 數(shù)據(jù)選擇器
5.10.4 多位數(shù)值比較器
5.10.5 全加器
5.10.6 d觸發(fā)器
5.10.7 寄存器
5.10.8 雙向移位寄存器
5.10.9 四位二進制加減法計數(shù)器
5.10.10 順序脈沖發(fā)生器
5.10.11 序列信號發(fā)生器
5.11 思考與練習(xí)
第6章 modelsim仿真工具
6.1 modelsim仿真工具簡介
6.1.1 菜單欄
6.1.2 工具欄
6.1.3 工作區(qū)
6.1.4 命令窗口
6.1.5 mdi窗口
6.1.6 狀態(tài)欄
6.1.7 定制用戶界面
6.2 modelsim的命令與文件
6.2.1 vlib命令
6.2.2 vmap命令
6.2.3 vcom命令
6.2.4 vlog命令
6.2.5 vsim命令
6.2.6 force命令
6.2.7 add wave命令
6.2.8 run命令
6.2.9 do命令
6.2.10 宏命令
6.3 modelsim仿真工具安裝與使用
6.3.1 modelsim的安裝
6.3.2 在quartus ii中直接調(diào)用modelsim軟件進行時序仿真
6.3.3 使用modelsim軟件直接進行功能仿真
6.4 典型實例：sdram讀寫控制的實現(xiàn)與modelsim仿真
6.4.1 sdram簡介
6.4.2 sdram控制器的modelsim仿真
6.5 思考與練習(xí)
第7章 面向驗證和仿真的行為描述語句
7.1 驗證與仿真概述
7.1.1 收斂模型
7.1.2 測試平臺說明
7.1.3 驗證測試方法論
7.1.4 testbench結(jié)構(gòu)說明
7.2 仿真程序執(zhí)行原理
7.3 延時控制語句
7.4 常用的行為仿真描述語句
7.4.1 循環(huán)語句
7.4.2 force和release語句
7.4.3 wait語句
7.4.4 事件控制語句
7.4.5 task和function語句
7.4.6 串行激勵與并行激勵語句
7.5 用戶自定義元件
7.6 仿真激勵的產(chǎn)生
7.6.1 變量初始化
7.6.2 時鐘信號的產(chǎn)生
7.6.3 復(fù)位信號的產(chǎn)生
7.6.4 數(shù)據(jù)信號的產(chǎn)生
7.6.5 測試向量的產(chǎn)生
7.6.6 關(guān)于仿真效率的說明
7.7 典型實例：全加器的驗證與仿真
7.8 思考與練習(xí)
第8章 verilog hdl語言設(shè)計進階
8.1 系統(tǒng)任務(wù)
8.1.1 輸出顯示任務(wù)
8.1.2 文件輸入輸出任務(wù)
8.1.3 時間標度任務(wù)
8.1.4 仿真控制任務(wù)
8.1.5 仿真時間函數(shù)
8.1.6 數(shù)字類型變換函數(shù)
8.1.7 概率分布函數(shù)
8.2 編譯預(yù)處理
8.2.1 宏定義`define語句
8.2.2 條件編譯命令`if語句
8.2.3 文件包含`include語句
8.2.4 時間尺度`timescale語句
8.2.5 其他語句
8.3 verilog hdl語言的代碼風(fēng)格
8.3.1 verilog hdl語言的基本原則
8.3.2 verilog hdl語言的編寫規(guī)范
8.3.3 verilog hdl語言的處理技巧
8.4 思考與練習(xí)
第9章 外設(shè)接口和綜合系統(tǒng)設(shè)計
9.1 外設(shè)接口實驗
9.1.1 數(shù)碼管顯示接口實驗
9.1.2 lcd液晶顯示接口實驗
9.1.3 vga顯示接口實驗
9.1.4 rs-232c串行通信接口實驗
9.1.5 ps2鍵盤接口實驗
9.2 綜合系統(tǒng)設(shè)計
9.2.1 實時溫度采集系統(tǒng)
9.2.2 實時紅外采集系統(tǒng)
1.1 通用數(shù)字集成電路
1.1.1 ttl數(shù)字集成電路
1.1.2 cmos數(shù)字集成電路
1.1.3 可編程邏輯器件
1.2 fpga的工藝結(jié)構(gòu)
1.3 fpga技術(shù)的發(fā)展方向
1.4 典型的fpga芯片
1.4.1 altera公司的典型產(chǎn)品
1.4.2 xilinx公司的典型產(chǎn)品
1.5 fpga芯片的應(yīng)用
1.6 fpga的設(shè)計流程
1.7 fpga的設(shè)計開發(fā)工具
1.8 典型的fpga產(chǎn)品設(shè)計軟件使用簡介
1.8.1 altium designer summer 09的安裝
1.8.2 altium designer summer 09的啟動
1.8.3 altium designer summer 09的主頁界面管理
1.8.4 quartus ii軟件的安裝
1.8.5 quartus ii軟件的啟動
1.8.6 quartus ii的主頁界面管理
1.9 思考與練習(xí)
第2章 fpga硬件電路的設(shè)計
2.1 硬件電路的設(shè)計流程
2.2 fpga*小系統(tǒng)
2.1.1 fpga芯片管腳介紹
2.2.2 電源電路設(shè)計
2.2.3 濾波電容電路模塊設(shè)計
2.2.4 jtag調(diào)試與as下載電路的設(shè)計
2.2.5 時鐘電路設(shè)計
2.2.6 復(fù)位電路的設(shè)計
2.2.7 鎖相環(huán)外圍電路的設(shè)計
2.2.8 led電路的設(shè)計
2.2.9 高速sdram存儲器接口電路設(shè)計
2.2.10 flash存儲器接口電路設(shè)計
2.2.11 fpga*小系統(tǒng)擴展接口電路設(shè)計
2.3 fpga硬件系統(tǒng)的設(shè)計技巧
2.4 fpga硬件系統(tǒng)的調(diào)試方法
2.5 綜合實例：fpga*小硬件系統(tǒng)的設(shè)計
2.6 思考與練習(xí)
第3章 quartus ii軟件操作基礎(chǔ)
3.1 quartus ii基本設(shè)計流程
3.2 quartus ii基本設(shè)計操作
3.2.1 工程創(chuàng)建
3.2.2 設(shè)計輸入
3.2.3 編譯項目
3.2.4 設(shè)計文件的仿真
3.2.5 引腳分配與器件編譯
3.2.6 器件編程
3.2.7 其他操作
3.3 quartus ii參數(shù)化宏功能模塊及其使用方法
3.3.1 lpm計數(shù)器的使用方法
3.3.2 建立存儲器文件
3.3.3 lpm存儲器rom的使用方法
3.3.4 lpm存儲器ram的使用方法
3.4 signaltap ii在線邏輯分析儀的使用方法
3.4.1 signaltap ii介紹
3.4.2 使用signaltap ii操作流程
3.4.3 signaltap ii邏輯分析儀的使用
3.5 典型實例：正弦波發(fā)生器及signaltap ii的使用
3.6 思考與練習(xí)
第4章 verilog hdl語言概述
4.1 硬件描述語言的概念
4.2 verilog hdl的產(chǎn)生與發(fā)展
4.3 verilog hdl語言的魅力
4.3.1 verilog hdl語言與vhdl語言的比較
4.3.2 verilog hdl與c語言的比較
4.3.3 verilog hdl的應(yīng)用
4.4 采用verilog hdl設(shè)計復(fù)雜數(shù)字電路的優(yōu)點
4.5 verilog hdl程序設(shè)計模式
4.6 verilog hdl程序基本結(jié)構(gòu)
4.6.1 verilog hdl程序入門
4.6.2 模塊的框架
4.6.3 verilog hdl語言的描述形式
4.7 verilog hdl語言基本要素
4.7.1 標志符與注釋
4.7.2 數(shù)字與邏輯數(shù)值
4.7.3 數(shù)據(jù)類型
4.7.4 常用運算符
4.7.5 verilog hdl語言的賦值
4.7.6 verilog hdl語言的關(guān)鍵詞
4.8 典型實例：利用verilog hdl語言在fpga上實現(xiàn)led流水燈
4.9 思考與練習(xí)
第5章 面向綜合的行為描述語句
5.1 可綜合模型的設(shè)計
5.2 觸發(fā)事件控制
5.2.1 信號電平事件語句
5.2.2 信號跳變沿事件語句
5.3 條件語句
5.3.1 if語句
5.3.2 case語句
5.3.3 條件語句的深入理解
5.4 循環(huán)語句
5.4.1 repeat語句
5.4.2 while語句
5.4.3 for語句
5.5 任務(wù)與函數(shù)
5.5.1 任務(wù)（task）語句
5.5.2 函數(shù)（function）語句
5.5.3 任務(wù)和函數(shù)的深入理解
5.6 有限狀態(tài)機的設(shè)計
5.6.1 有限狀態(tài)機的分類
5.6.2 有限狀態(tài)機的狀態(tài)編碼
5.6.3 有限狀態(tài)機設(shè)計方法
5.6.4 設(shè)計可綜合狀態(tài)機的指導(dǎo)原則
5.6.5 有限狀態(tài)機設(shè)計實例
5.7 quartus ii圖形化狀態(tài)機輸入工具使用
5.8 verilog hdl語言實現(xiàn)組合邏輯電路
5.9 verilog hdl語言實現(xiàn)時序邏輯電路
5.10 硬件描述語言設(shè)計基礎(chǔ)實例
5.10.1 8-3編碼器
5.10.2 3-8譯碼器
5.10.3 數(shù)據(jù)選擇器
5.10.4 多位數(shù)值比較器
5.10.5 全加器
5.10.6 d觸發(fā)器
5.10.7 寄存器
5.10.8 雙向移位寄存器
5.10.9 四位二進制加減法計數(shù)器
5.10.10 順序脈沖發(fā)生器
5.10.11 序列信號發(fā)生器
5.11 思考與練習(xí)
第6章 modelsim仿真工具
6.1 modelsim仿真工具簡介
6.1.1 菜單欄
6.1.2 工具欄
6.1.3 工作區(qū)
6.1.4 命令窗口
6.1.5 mdi窗口
6.1.6 狀態(tài)欄
6.1.7 定制用戶界面
6.2 modelsim的命令與文件
6.2.1 vlib命令
6.2.2 vmap命令
6.2.3 vcom命令
6.2.4 vlog命令
6.2.5 vsim命令
6.2.6 force命令
6.2.7 add wave命令
6.2.8 run命令
6.2.9 do命令
6.2.10 宏命令
6.3 modelsim仿真工具安裝與使用
6.3.1 modelsim的安裝
6.3.2 在quartus ii中直接調(diào)用modelsim軟件進行時序仿真
6.3.3 使用modelsim軟件直接進行功能仿真
6.4 典型實例：sdram讀寫控制的實現(xiàn)與modelsim仿真
6.4.1 sdram簡介
6.4.2 sdram控制器的modelsim仿真
6.5 思考與練習(xí)
第7章 面向驗證和仿真的行為描述語句
7.1 驗證與仿真概述
7.1.1 收斂模型
7.1.2 測試平臺說明
7.1.3 驗證測試方法論
7.1.4 testbench結(jié)構(gòu)說明
7.2 仿真程序執(zhí)行原理
7.3 延時控制語句
7.4 常用的行為仿真描述語句
7.4.1 循環(huán)語句
7.4.2 force和release語句
7.4.3 wait語句
7.4.4 事件控制語句
7.4.5 task和function語句
7.4.6 串行激勵與并行激勵語句
7.5 用戶自定義元件
7.6 仿真激勵的產(chǎn)生
7.6.1 變量初始化
7.6.2 時鐘信號的產(chǎn)生
7.6.3 復(fù)位信號的產(chǎn)生
7.6.4 數(shù)據(jù)信號的產(chǎn)生
7.6.5 測試向量的產(chǎn)生
7.6.6 關(guān)于仿真效率的說明
7.7 典型實例：全加器的驗證與仿真
7.8 思考與練習(xí)
第8章 verilog hdl語言設(shè)計進階
8.1 系統(tǒng)任務(wù)
8.1.1 輸出顯示任務(wù)
8.1.2 文件輸入輸出任務(wù)
8.1.3 時間標度任務(wù)
8.1.4 仿真控制任務(wù)
8.1.5 仿真時間函數(shù)
8.1.6 數(shù)字類型變換函數(shù)
8.1.7 概率分布函數(shù)
8.2 編譯預(yù)處理
8.2.1 宏定義`define語句
8.2.2 條件編譯命令`if語句
8.2.3 文件包含`include語句
8.2.4 時間尺度`timescale語句
8.2.5 其他語句
8.3 verilog hdl語言的代碼風(fēng)格
8.3.1 verilog hdl語言的基本原則
8.3.2 verilog hdl語言的編寫規(guī)范
8.3.3 verilog hdl語言的處理技巧
8.4 思考與練習(xí)
第9章 外設(shè)接口和綜合系統(tǒng)設(shè)計
9.1 外設(shè)接口實驗
9.1.1 數(shù)碼管顯示接口實驗
9.1.2 lcd液晶顯示接口實驗
9.1.3 vga顯示接口實驗
9.1.4 rs-232c串行通信接口實驗
9.1.5 ps2鍵盤接口實驗
9.2 綜合系統(tǒng)設(shè)計
9.2.1 實時溫度采集系統(tǒng)
9.2.2 實時紅外采集系統(tǒng)
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