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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4

包郵 基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4

作者：徐宏偉 著
出版社：電子工業(yè)出版社出版時(shí)間：2024-09-01
開(kāi)本： 其他 頁(yè)數(shù)： 476
中 圖 價(jià):¥70.3(7.1折) 定價(jià)  ¥99.0 登錄后可看到會(huì)員價(jià)
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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4 版權(quán)信息

基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4 內(nèi)容簡(jiǎn)介

本書(shū)以Altera公司全新推出的Quartus Prime 18.1為設(shè)計(jì)平臺(tái)，結(jié)合大量的實(shí)例來(lái)介紹基于Verilog HDL的FPGA/CPLD數(shù)字系統(tǒng)的設(shè)計(jì)方法。本書(shū)由淺入深地介紹了采用Quartus Prime 18.1進(jìn)行數(shù)字系統(tǒng)開(kāi)發(fā)的設(shè)計(jì)流程、設(shè)計(jì)思想和設(shè)計(jì)技巧。書(shū)中實(shí)例豐富，既有簡(jiǎn)單的數(shù)字邏輯電路實(shí)例、數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例，也有復(fù)雜的數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例。

基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4 目錄

第1章 Altera Quartus Prime開(kāi)發(fā)流程
1.1 Quartus Prime軟件綜述
1.2 設(shè)計(jì)輸入
1.3 約束輸入
1.4 綜合
1.5 布局布線
1.6 仿真
1.7 編程與配置
第2章 Quartus Prime的使用
2.1 原理圖和圖表模塊編輯
2.2 文本編輯
2.3 混合編輯（自底向上設(shè)計(jì)）
2.4 混合編輯（自頂向下設(shè)計(jì)）
第3章 第三方EDA工具的使用
3.1 第三方EDA工具簡(jiǎn)介
3.2 ModelSim仿真工具的使用
3.2.1 仿真簡(jiǎn)介
3.2.2 ModelSim簡(jiǎn)介
3.2.3 使用ModelSim進(jìn)行功能仿真
3.2.4 使用ModelSim進(jìn)行時(shí)序仿真
3.2.5 在Quartus Prime中調(diào)用ModelSim進(jìn)行仿真
3.2.6 ModelSim仿真工具的高級(jí)應(yīng)用
3.3 Synplify Premier綜合工具的使用
3.3.1 Synplify/Synplify Pro/Synplify Premier簡(jiǎn)介
3.3.2 Synplify Premier綜合流程
3.3.3 Synplify Premier的其他綜合技巧
第4章 Verilog HDL概述及基本要素
4.1 Verilog HDL簡(jiǎn)介
4.2 Verilog HDL設(shè)計(jì)流程
4.3 程序模塊的說(shuō)明
4.4 Verilog HDL 的層次化設(shè)計(jì)
4.5 延時(shí)
4.6 Verilog HDL的描述形式
4.6.1 結(jié)構(gòu)描述形式
4.6.2 行為描述形式
4.6.3 混合設(shè)計(jì)模式
4.7 Verilog HDL基本要素
4.7.1 標(biāo)志符
4.7.2 注釋
4.7.3 格式
4.7.4 系統(tǒng)任務(wù)和函數(shù)
4.7.5 編譯指令
4.7.6 邏輯數(shù)值
4.7.7 常量
4.7.8 數(shù)據(jù)類(lèi)型
4.7.9 運(yùn)算符和表達(dá)式
第5章 行為描述語(yǔ)句
5.1 觸發(fā)事件控制
5.2 條件語(yǔ)句
5.3 循環(huán)語(yǔ)句
5.4 邏輯驗(yàn)證與測(cè)試模板程序的編寫(xiě)
5.5 有限狀態(tài)機(jī)（FSM）
第6章 門(mén)電路設(shè)計(jì)范例
6.1 與非門(mén)電路
6.2 或非門(mén)電路
6.3 異或門(mén)電路
6.4 三態(tài)門(mén)電路
6.5 單向總線緩沖器
6.6 雙向總線緩沖器
6.7 使用always過(guò)程語(yǔ)句描述的簡(jiǎn)單算術(shù)邏輯單元
第7章 組合邏輯電路設(shè)計(jì)范例
7.1 編碼器
7.1.1 8線-3線編碼器
7.1.2 8線-3線優(yōu)先編碼器
7.2 譯碼器
7.2.1 3線-8線譯碼器
7.2.2 BCD-七段顯示譯碼器
7.3 數(shù)據(jù)選擇器
7.3.1 4選1數(shù)據(jù)選擇器
7.3.2 8選1數(shù)據(jù)選擇器
7.3.3 2選1數(shù)據(jù)選擇器
7.4 數(shù)據(jù)分配器
7.5 數(shù)值比較器
7.6 加法器
7.6.1 半加器
7.6.2 全加器
7.6.3 4位全加器
7.6.4 16位加法器
7.7 減法器
7.7.1 半減器
7.7.2 全減器
7.7.3 4位全減器
7.8 七人投票表決器
7.9 乘法器
第8章 觸發(fā)器設(shè)計(jì)范例
8.1 R-S觸發(fā)器
8.2 J-K觸發(fā)器
8.3 D觸發(fā)器
8.4 T觸發(fā)器
第9章 時(shí)序邏輯電路設(shè)計(jì)范例
9.1 同步計(jì)數(shù)器
9.1.1 同步4位二進(jìn)制計(jì)數(shù)器
9.1.2 同步二十四進(jìn)制計(jì)數(shù)器
9.1.3 模為60的BCD碼加法計(jì)數(shù)器
9.2 異步計(jì)數(shù)器
9.3 減法計(jì)數(shù)器
9.4 可逆計(jì)數(shù)器
9.5 可變模計(jì)數(shù)器
9.5.1 無(wú)置數(shù)端可變模計(jì)數(shù)器
9.5.2 有置數(shù)端可變模計(jì)數(shù)器
9.6 寄存器
9.7 鎖存器
9.8 移位寄存器
9.8.1 雙向移位寄存器
9.8.2 串入/串出移位寄存器
9.8.3 串入/并出移位寄存器
9.8.4 并入/串出移位寄存器
9.9 順序脈沖發(fā)生器
9.10 序列信號(hào)發(fā)生器
9.11 分頻器
9.11.1 偶數(shù)分頻器
9.11.2 奇數(shù)分頻器
9.11.3 半整數(shù)分頻器
第10章　存儲(chǔ)器設(shè)計(jì)范例
10.1　只讀存儲(chǔ)器（ROM）
10.2 隨機(jī)存儲(chǔ)器（RAM）
10.3 堆棧
10.4 FIFO
第11章 數(shù)字系統(tǒng)設(shè)計(jì)范例
11.1 跑馬燈
11.2 8位數(shù)碼掃描顯示電路
11.3 4×4鍵盤(pán)掃描電路
11.4 數(shù)字頻率計(jì)
11.5 乒乓球游戲機(jī)
11.6 交通控制器
11.7 數(shù)字鐘
11.8 自動(dòng)售貨機(jī)
11.9 出租車(chē)計(jì)費(fèi)器
第12章 可參數(shù)化宏模塊及IP核的使用
12.1 ROM、RAM、FIFO的使用
12.2 乘法器和鎖相環(huán)的使用
12.3 正弦信號(hào)發(fā)生器
12.4 NCO IP核的使用
第13章 基于FPGA的射頻熱療系統(tǒng)
13.1 腫瘤熱療的生物學(xué)與物理學(xué)技術(shù)概論
13.2 溫度場(chǎng)特性的仿真
13.3 射頻熱療系統(tǒng)設(shè)計(jì)
13.4 系統(tǒng)硬件電路設(shè)計(jì)
13.4.1 硬件整體結(jié)構(gòu)
13.4.2 高精度數(shù)字溫度傳感器DS18B20
13.4.3 Cyclone IV系列FPGA器件的特點(diǎn)
13.4.4 Cyclone IV GX器件的配置電路設(shè)計(jì)
13.4.5 電源電路設(shè)計(jì)
13.4.6 驅(qū)動(dòng)電路設(shè)計(jì)
13.5 軟件實(shí)現(xiàn)
13.5.1 系統(tǒng)軟件設(shè)計(jì)電路圖
13.5.2 溫度測(cè)量模塊
13.5.3 設(shè)定溫度設(shè)置模塊
13.5.4 控制算法的選擇及設(shè)計(jì)
13.5.5 信號(hào)調(diào)制
13.5.6 溫度顯示模塊
13.5.7 分頻模塊
13.6 溫度場(chǎng)測(cè)量與控制的實(shí)驗(yàn)
13.6.1 實(shí)驗(yàn)材料及方法
13.6.2 實(shí)驗(yàn)結(jié)果
13.6.3 實(shí)驗(yàn)結(jié)果分析
13.7 結(jié)論
第14章 基于FPGA的直流電機(jī)伺服系統(tǒng)
14.1 電機(jī)控制發(fā)展情況
14.2 系統(tǒng)控制原理
14.3 算法設(shè)計(jì)
14.4 系統(tǒng)硬件設(shè)計(jì)原理
14.5 系統(tǒng)軟件設(shè)計(jì)原理
14.5.1 系統(tǒng)軟件設(shè)計(jì)電路圖
14.5.2 AD1674控制模塊
14.5.3 ADC0809控制模塊
14.5.4 反饋控制模塊
14.5.5 前饋控制模塊
14.5.6 前饋量和反饋量求和模塊
14.5.7 過(guò)電流控制模塊
14.5.8 PWM波生成模塊
14.5.9 分頻模塊
14.6 系統(tǒng)調(diào)試及結(jié)果分析
14.6.1 硬件調(diào)試
14.6.2 可靠性、維修性、安全性分析
14.6.3 軟件調(diào)試
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基于Quartus Prime的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解(第4 作者簡(jiǎn)介

徐宏偉，內(nèi)蒙古河套灌區(qū)水利發(fā)展中心正高級(jí)（二級(jí)）工程師，負(fù)責(zé)灌區(qū)信息化建設(shè)工作，同時(shí)開(kāi)展與信息化技術(shù)相關(guān)的科研項(xiàng)目。曾先后獲得“全國(guó)先進(jìn)工作者”“自治區(qū)突出貢獻(xiàn)專(zhuān)家” “自治區(qū)‘草原英才’”“自治區(qū)‘北疆工匠’”等40多項(xiàng)市級(jí)及以上榮譽(yù)獎(jiǎng)勵(lì)（其中省、市級(jí)科技進(jìn)步獎(jiǎng)11項(xiàng)），取得專(zhuān)利、軟件著作權(quán)等知識(shí)產(chǎn)權(quán)保護(hù)23項(xiàng)，主（參）編著作3部，發(fā)表論文18篇，編制和發(fā)布地方標(biāo)準(zhǔn)14項(xiàng)。所帶領(lǐng)的技術(shù)團(tuán)隊(duì)先后獲得“全國(guó)示范性勞模與工匠人才創(chuàng)新工作室”“全國(guó)青年文明號(hào)”等集體榮譽(yù)獎(jiǎng)勵(lì)20多項(xiàng)。

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