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基于FPGA的數(shù)字邏輯系統(tǒng)實驗教程 版權(quán)信息
- ISBN：9787577004327
- 條形碼：9787577004327 ; 978-7-5770-0432-7
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
基于FPGA的數(shù)字邏輯系統(tǒng)實驗教程 內(nèi)容簡介
本書從實際應(yīng)用需求出發(fā)，系統(tǒng)論述了數(shù)字邏輯電路設(shè)計、功能仿真和下板驗證的基本原理和方法。本書基于Verilog HDL與Quartus開發(fā)環(huán)境，實驗內(nèi)容由一套循序漸進、從簡到復(fù)雜、環(huán)環(huán)相扣的實驗系列項目構(gòu)成，涵蓋了組合邏輯電路設(shè)計基礎(chǔ)、規(guī)則時序邏輯電路設(shè)計基礎(chǔ)、有限狀態(tài)機設(shè)計基礎(chǔ)、綜合電路設(shè)計、數(shù)字系統(tǒng)設(shè)計等相關(guān)知識。
基于FPGA的數(shù)字邏輯系統(tǒng)實驗教程 目錄
第1章概述.
1.1EDA技術(shù)?
1.2基于可編程邏輯器件的EDA設(shè)計流程1.3實驗
第2章實驗硬件開發(fā)平臺
2.1 FPGA概述
2.2 DE1-SoC FPGA開發(fā)板簡介
2.3 DE1-SoC的設(shè)置
2.4時鐘模塊
2.5 DE1-SoC的基本I/O設(shè)備
第3章開發(fā)環(huán)境
3.1 Quartus Prime 22.1的下載及安裝
3.2 Questa的許可證申請和配置
3.3 Quartus Prime 22.1的基礎(chǔ)應(yīng)用
3.4測試平臺
3.5工具
3.6 Signal Tap邏輯分析儀
第4章Verilog HDL設(shè)計的抽象級別與層次4.1門級結(jié)構(gòu)描述建模
4.2數(shù)據(jù)流描述與行為級建模
4.3不同描述風格的設(shè)計示例
4.4模塊實例化設(shè)計
4.5流水線設(shè)計
第5章Verilog HdL有限狀態(tài)機設(shè)計5.1有限狀態(tài)機設(shè)計
5.2序列檢測器
5.3交通燈控制器
5.4電梯控制器
第6章Verilog HDL的I/O外設(shè)線設(shè)計實例
6.1七段數(shù)碼管
6.24x4矩陣鍵盤
6.3UART異步串口通信
6.4SPI接口
6.5OLED顯示
第7章Verilog HDL的運算類設(shè)計實例
7.1加減法器
7.2超位加法器
7.3陣列乘法器
7.4流水線乘法器
7.5除法器
7.6流水線除法器
7.7FIR濾波器
第8章Verilog HDL數(shù)字系統(tǒng)設(shè)計實例
8.1數(shù)字系統(tǒng)設(shè)計
8.2數(shù)字鐘的設(shè)計與實現(xiàn)
8.3簡化CPU設(shè)計與實現(xiàn)
展開全部
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