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包郵 集成電路與等離子體裝備

作者：趙晉榮
出版社：科學(xué)出版社出版時間：2024-04-01
開本： B5 頁數(shù)： 282
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集成電路與等離子體裝備 版權(quán)信息

集成電路與等離子體裝備 內(nèi)容簡介

全書主要介紹了集成電路中與等離子體設(shè)備相關(guān)的內(nèi)容，具體包括集成電路簡史、分類和發(fā)展方向以及面臨的挑戰(zhàn)，氣體放電的基本原理和典型應(yīng)用、等離子體刻蝕工藝與設(shè)備、等離子體表面處理技術(shù)與設(shè)備、物理氣相沉積設(shè)備與工藝、等離子體增強化學(xué)氣相沉積工藝與設(shè)備、高密度等離子體化學(xué)氣相沉積工藝與設(shè)備、爐管設(shè)備與工藝等。

集成電路與等離子體裝備 目錄

目錄TABLE OF CONTENTS第1章 集成電路簡介/11.1 集成電路的誕生簡史/11.1.1 電子計算機/21.1.2 晶體管/41.1.3 集成電路/61.2 集成電路的發(fā)展與挑戰(zhàn)/101.2.1 集成電路制造中的尺寸概念/111.2.2 平面工藝/141.2.3 摩爾定律/161.2.4 摩爾定律的延續(xù)/171.2.5 超越摩爾定律/261.3 集成電路分類/271.3.1 邏輯處理器/281.3.2 存儲器/291.3.3 微元件集成電路/321.3.4 模擬集成電路/321.4 集成電路的產(chǎn)業(yè)化/321.4.1 集成電路的產(chǎn)業(yè)化分工/331.4.2 集成電路產(chǎn)業(yè)化要求/351.4.3 集成電路產(chǎn)業(yè)化趨勢/371.5 集成電路領(lǐng)域中的等離子體設(shè)備簡介/381.5.1 集成電路制造中的等離子體設(shè)備簡介/391.5.2 集成電路封裝中的等離子體設(shè)備簡介/44參考文獻/47第2章 等離子體基礎(chǔ)/492.1 氣體放電的概念和基本過程/492.1.1 氣體放電的基本概念/492.1.2 氣體放電基本過程/512.2 等離子體放電的基本性質(zhì)/552.2.1 等離子體的基本概念/552.2.2 等離子體的基本特征/562.2.3 等離子體鞘層/582.2.4 等離子體振蕩/602.3 典型的氣體放電/612.3.1 輝光放電/632.3.2 容性放電/642.3.3 感性放電/672.3.4 電子回旋共振等離子體放電/71參考文獻/73第3章 集成電路中的等離子體刻蝕工藝與裝備/743.1 刻蝕技術(shù)的起源和歷史/743.2 等離子體刻蝕裝備的分類/783.2.1 容性耦合等離子體源/783.2.2 電感應(yīng)耦合等離子體源/793.2.3 電子回旋共振等離子體源/793.3 等離子體刻蝕工藝過程/803.4 等離子體刻蝕工藝評價指標/823.4.1 刻蝕速率/823.4.2 刻蝕速率均勻性/823.4.3 刻蝕選擇比/833.4.4 刻蝕形貌/833.4.5 刻蝕線寬偏差/843.4.6 負載效應(yīng)/843.4.7 刻蝕線邊緣和線寬粗糙度/863.4.8 終點檢測/873.5 等離子體刻蝕技術(shù)在集成電路制造中的應(yīng)用/893.5.1 硅刻蝕/893.5.2 多晶硅刻蝕/903.5.3 介質(zhì)刻蝕/913.5.4 金屬鋁刻蝕/933.6 等離子體刻蝕工藝在集成電路封裝中的應(yīng)用/943.6.1 硅整面減薄工藝/943.6.2 深硅刻蝕工藝/963.6.3 等離子體切割工藝/993.6.4 硅微腔刻蝕工藝/1013.7 等離子體刻蝕技術(shù)的挑戰(zhàn)/1043.7.1 雙重成像曝光技術(shù)/1053.7.2 鰭式場效應(yīng)晶體管刻蝕技術(shù)/1073.7.3 高深寬比刻蝕技術(shù)/109參考文獻/110第4章 集成電路中的等離子體表面處理工藝與裝備/1134.1 集成電路中的等離子體表面處理工藝/1144.1.1 等離子體去膠工藝/1144.1.2 刻蝕后等離子體表面處理工藝/1174.1.3 等離子體表面清潔工藝/1184.1.4 等離子體表面改性工藝/1194.1.5 翹*片等離子體表面處理工藝/1204.1.6 晶圓邊緣等離子體表面處理工藝/1214.2 集成電路中的等離子體表面處理設(shè)備/1244.2.1 遠程等離子體源/1244.2.2 晶圓邊緣表面處理設(shè)備/1274.3 等離子體表面處理技術(shù)的挑戰(zhàn)/1284.3.1 等離子體表面處理的損傷問題/1284.3.2 等離子體表面處理的顆粒問題/1294.3.3 等離子體表面處理材料種類多樣化/1304.3.4 晶圓邊緣等離子體表面處理設(shè)備均勻性/130參考文獻/131第5章 集成電路中的物理氣相沉積工藝與裝備/1345.1 物理氣相沉積設(shè)備概述/1345.1.1 蒸鍍設(shè)備/1355.1.2 直流磁控濺射設(shè)備/1365.1.3 射頻磁控濺射設(shè)備/1395.1.4 磁控濺射和磁控管設(shè)計/1415.2 磁控濺射真空系統(tǒng)及相關(guān)設(shè)備/1455.2.1 靶材/1455.2.2 真空系統(tǒng)/1465.2.3 預(yù)加熱系統(tǒng)和去氣腔室/1485.2.4 平臺系統(tǒng)/1505.3 磁控濺射沉積設(shè)備腔室結(jié)構(gòu)/1545.3.1 預(yù)清洗腔室/1595.3.2 標準PVD腔室/1625.3.3 長距PVD腔室/1655.3.4 金屬離子化PVD腔室/1715.3.5 DC/RFPVD腔室/1745.3.6 MCVD/ALD腔室的集合/1775.4 金屬薄膜沉積工藝評價指標/1795.4.1 薄膜厚度和電阻/1805.4.2 薄膜應(yīng)力/1815.4.3 薄膜反射率/1825.4.4 顆粒和缺陷控制/1835.4.5 薄膜組織結(jié)構(gòu)/184參考文獻/186第6章 等離子體增強化學(xué)氣相沉積工藝與裝備/1876.1 化學(xué)氣相沉積和等離子體增強化學(xué)氣相沉積/1876.1.1 化學(xué)氣相沉積簡介/1876.1.2 等離子體增強化學(xué)氣相沉積簡介/1886.2 PECVD工藝原理/1926.2.1 PECVD冷等離子體特點和電子能量分布函數(shù)/1936.2.2 PECVD等離子體α-mode和γ-mode/1956.3 PECVD設(shè)備/1986.4 PECVD設(shè)備在集成電路制造中的應(yīng)用/2046.4.1 刻蝕硬掩膜/2046.4.2 光刻抗反射膜/2056.4.3 關(guān)鍵尺寸空隙填充/2076.4.43 DNAND柵極堆疊/2076.4.5 應(yīng)力工程和結(jié)構(gòu)應(yīng)用/2096.4.6 電介質(zhì)膜/2116.4.7 低介電和擴散阻擋/2116.5 PECVD工藝性能評價/2156.5.1 變角度光學(xué)橢圓偏振儀/2156.5.2 光譜反射計和棱鏡耦合器/2176.5.3 傅里葉紅外光譜儀/2176.5.4 C-V和I-V電學(xué)性質(zhì)測量/218參考文獻/220第7章 高密度等離子體化學(xué)氣相沉積工藝與裝備/2247.1 高密度等離子體化學(xué)氣相沉積工藝/2247.1.1 淺溝槽隔離介電質(zhì)填充/2277.1.2 層間介電質(zhì)填充/2297.1.3 金屬間介電質(zhì)填充/2307.1.4 鈍化介電質(zhì)填充/2317.1.5 各工藝應(yīng)用之間的比較/2327.2 高密度等離子體化學(xué)氣相沉積設(shè)備/2337.2.1 設(shè)備工藝原理/2347.2.2 設(shè)備硬件設(shè)計/2347.3 高密度等離子體化學(xué)氣相沉積工藝性能評價/2367.3.1 速率/2367.3.2 膜層質(zhì)量/2387.3.3 顆粒與金屬污染/243參考文獻/245第8章 集成電路中的爐管工藝與裝備/2488.1 集成電路中的爐管工藝/2488.1.1 爐管氧化和退火工藝/2498.1.2 爐管低壓化學(xué)氣相沉積工藝/2518.1.3 爐管原子層沉積工藝/2558.2 爐管中的批式ALD設(shè)備/2578.2.1 批式ALD設(shè)備概況/2578.2.2 批式ALD設(shè)備硬件結(jié)構(gòu)/2588.2.3 批式ALD設(shè)備所能對應(yīng)的集成電路薄膜/2618.2.4 批式ALD設(shè)備的工藝說明/2638.3 爐管中的熱處理設(shè)備/2648.3.1 氧化工藝設(shè)備/2658.3.2 合金化/退火工藝設(shè)備/2688.4 爐管在集成電路等離子體設(shè)備中的應(yīng)用/2748.4.1 爐管原子層沉積設(shè)備的等離子體應(yīng)用介紹/2748.4.2 爐管原子層沉積氮化硅設(shè)備的等離子體應(yīng)用/2788.4.3 爐管原子層沉積氧化硅設(shè)備的等離子體應(yīng)用/280參考文獻/282
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