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數字邏輯與處理器基礎 版權信息
- ISBN：9787302637028
- 條形碼：9787302637028 ; 978-7-302-63702-8
- 裝幀：平裝-膠訂
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
數字邏輯與處理器基礎 本書特色
本書是清華大學電子信息科學與技術大類本科生的核心課“數字邏輯與處理器基礎”的教材。本書幫助讀者在現代信息科學與技術的學科體系中，理解并融會貫通數字電路與處理器、硬件思路與軟件思路的相互關系，掌握數字電路和處理器的基本原理、分析設計方法和利用電路解決實際問題的能力，領悟數字系統的設計思想與理念，為信息技術產業實踐或科學研究打下基礎。
本書配套課堂講義、習題解答、小視頻、課程設計等教學資源，并提供教學交流沙龍，便于授課教師開展混合式課堂教學。
數字邏輯與處理器基礎 內容簡介
本書從“如何用數字電路與處理器解決計算問題”這一需求出發，圍繞數字電路和處理器兩大部分進行講解。數字電路部分重點介紹集成電路的數學基礎、組合邏輯與時序邏輯的基本概念、分析與設計方法、發展規律與核心思想。處理器部分重點介紹處理器的基本概念和原理、匯編基礎知識、不同種類基礎處理器的分析與設計方法、多級緩存的存儲器架構、處理器的發展規律與核心思想。本書配有實驗環節，基于**部分講授的數字電路內容，利用硬件描述語言設計、優化基本的處理器，并在可編程邏輯器件上驗證。本書適合作為信息科學與技術領域的本科生教材，也可供相關領域工程技術人員參考。
數字邏輯與處理器基礎 目錄
第1章緒論
1.1數字電路簡介
1.1.1數字電路的數學基礎
1.1.2數字集成電路的發展歷史
1.1.3數字電路的優點
1.1.4數字電路的分層抽象
1.1.5集成電路產業介紹
1.2計算機組成與處理器
1.2.1計算機組成
1.2.2處理器的理論基礎
1.2.3處理器發展歷史
1.3本書關注的核心問題及核心思想
1.3.1處理核心問題的兩種解決方案
1.3.2解決方案的核心思想
1.4關于本書
1.4.1本書定位及目標
1.4.2教材結構
1.5拓展閱讀
1.6思考題
1.7參考文獻
第2章數的表示與布爾函數
2.1二進制計數系統
2.1.1歷史中的二進制
2.1.2自然二進制
2.2信息的二進制編碼
2.2.1整數的二進制編碼
2.2.2小數的二進制編碼
2.2.3其他編碼
2.2.4二進制信息的單位
2.3布爾函數及其表示
2.3.1布爾運算與邏輯門
2.3.2布爾函數與真值表
2.3.3兩級邏輯
2.3.4卡諾圖
2.4布爾函數的化簡
2.4.1卡諾圖化簡法
2.4.2QM算法
2.5總結
2.6拓展閱讀
2.7習題
2.8參考文獻
第3章組合邏輯電路的分析與設計
3.1從布爾表達式到數字邏輯電路的構建
3.2組合邏輯的定義與表示
3.2.1組合邏輯的定義
3.2.2組合邏輯的表示
3.3組合邏輯電路的分析
3.4組合邏輯電路的設計
3.5組合邏輯電路的評價
3.5.1穩態因素
3.5.2動態因素
3.6典型組合邏輯電路的設計
3.6.1編碼器
3.6.2譯碼器
3.6.3多路選擇器
3.6.4加法器
3.7總結
3.8拓展閱讀
3.9習題
第4章時序邏輯分析與設計 4.1基本概念 4.1.1過程的離散化 4.1.2時鐘 4.1.3時序邏輯電路分類 4.1.4有限狀態機 4.2基本時序邏輯單元 4.2.1鎖存器 4.2.2觸發器 4.2.3時序參數與性能分析 4.3同步時序電路的分析方法 4.3.1整體分析流程 4.3.2時序約束與性能分析 4.4同步時序電路設計 4.4.1設計流程 4.4.2狀態機抽象方法 4.4.3狀態化簡方法 4.4.4狀態分配與編碼 4.4.5自啟動檢查 4.5亞穩態和同步 4.5.1亞穩態 4.5.2同步器設計 4.5.3同步復位和異步復位 4.6典型時序邏輯電路 4.6.1寄存器 4.6.2計數器 4.6.3模塊與接口 4.7拓展知識 4.7.1傳統的鎖存器/觸發器實現方法 4.7.2四種邏輯功能的觸發器 4.7.3分解有限狀態機 4.8總結 4.9拓展閱讀 4.10思考題 4.11習題 4.12參考文獻 第5章計算機指令集架構 5.1通用計算機與指令集 5.1.1通用計算機的意義 5.1.2從圖靈機到通用計算機 5.1.3指令集架構——軟硬件接口 5.2指令集架構 5.2.1狀態表示及存儲 5.2.2指令功能 5.3MIPS指令集 5.3.1寄存器 5.3.2存儲器 5.3.3指令格式 5.3.4尋址方式 5.4匯編程序設計 5.4.1語法 5.4.2變量與數組 5.4.3分支 5.4.4過程調用 5.4.5異常處理 5.4.6MARS模擬器 5.5性能評價 5.5.1性能的定義及評價指標 5.5.2影響性能的因素 5.5.3系統性能的優化 5.6總結 5.7拓展閱讀 5.7.1符號擴展與無符號擴展 5.7.2x86指令集 5.8思考題 5.9習題 第6章單周期與多周期處理器 6.1單周期處理器基本概念 6.1.1處理器基本操作階段 6.1.2單周期處理器基本硬件單元 6.2ALU 6.3內存訪問和計算指令的實現 6.3.1內存訪問指令 6.3.2基礎計算指令 6.4分支與跳轉指令的實現 6.4.1分支指令 6.4.2跳轉指令 6.4.3跳轉鏈接和跳轉到寄存器 6.5控制信號的生成 6.6性能評價 6.6.1關鍵路徑 6.6.2性能評價
6.7單周期處理器的中斷與異常處理 6.8多周期處理器 6.8.1單周期處理器面臨的挑戰 6.8.2多周期處理器概念 6.8.3多周期處理器的性能評價和問題 6.9總結 6.10拓展閱讀 6.10.1處理器模塊的時序和Verilog HDL實現 6.10.2協處理器簡介 6.10.3RISCV處理器 6.11習題
第7章流水線處理器設計 7.1流水線的基本概念 7.2MIPS處理器的五級流水線設計 7.3流水線處理器中的冒險 7.4MIPS五級流水線處理器的數據冒險 7.4.1數據冒險導致的擁塞 7.4.2MIPS五級流水線的數據轉發 7.5MIPS五級流水線處理器的控制冒險 7.5.1J指令的控制冒險及其硬件解決方法 7.5.2BEQ指令的控制冒險及其硬件處理方法 7.5.3分支預測 7.5.4延時槽技術 7.5.5中斷和異常 7.6總結 7.7拓展閱讀 7.7.1寄存器堆“先寫后讀”實現方式 7.7.2進一步提升流水線的性能 7.7.3其他的指令級并行技術 7.8習題 第8章存儲系統設計 8.1存儲器系統基礎 8.1.1存儲器的發展現狀與理想需求 8.1.2存儲器簡介 8.2層次結構存儲系統 8.2.1單一存儲介質的困境 8.2.2存儲系統設計基礎： 局部性原理 8.2.3存儲系統的層次結構 8.2.4層次結構存儲系統的性能度量 8.3高速緩存技術 8.3.1高速緩存的基本概念簡介 8.3.2高速緩存的基礎結構 8.3.3高速緩存的地址映像方式 8.3.4高速緩存中數據的替換與更新 8.4高速緩存的性能分析 8.4.1高速緩存的性能損失分析 8.4.2高速緩存的性能評估 8.4.3高速緩存性能的改進方向： 多級高速緩存 8.5虛擬內存 8.5.1虛擬內存簡介 8.5.2物理尋址與虛擬尋址 8.5.3虛擬內存的組織方式 8.5.4內存管理單元的缺失處理 8.6拓展閱讀 8.7習題 第9章計算機系統簡介 9.1總線的定義及分類 9.1.1總線的定義及性能指標 9.1.2總線的結構及分類 9.2總線是如何工作的 9.2.1總線傳輸過程 9.2.2總線判優控制 9.2.3總線通信控制 9.3外設的定義及分類 9.3.1典型案例1： I/O設備 9.3.2典型案例2： 磁盤 9.4外設是如何工作的 9.4.1I/O設備及其系統的設計目標 9.4.2I/O系統和計算機系統之間的尋址方式 9.4.3I/O系統和計算機系統之間的數據交互方式 9.5常用總線標準及接口 9.5.1I2C總線 9.5.2PCI與PCIe總線 9.5.3USB 9.6拓展閱讀 9.7習題 9.8參考文獻
第4章時序邏輯分析與設計 4.1基本概念 4.1.1過程的離散化 4.1.2時鐘 4.1.3時序邏輯電路分類 4.1.4有限狀態機 4.2基本時序邏輯單元 4.2.1鎖存器 4.2.2觸發器 4.2.3時序參數與性能分析 4.3同步時序電路的分析方法 4.3.1整體分析流程 4.3.2時序約束與性能分析 4.4同步時序電路設計 4.4.1設計流程 4.4.2狀態機抽象方法 4.4.3狀態化簡方法 4.4.4狀態分配與編碼 4.4.5自啟動檢查 4.5亞穩態和同步 4.5.1亞穩態 4.5.2同步器設計 4.5.3同步復位和異步復位 4.6典型時序邏輯電路 4.6.1寄存器 4.6.2計數器 4.6.3模塊與接口 4.7拓展知識 4.7.1傳統的鎖存器/觸發器實現方法 4.7.2四種邏輯功能的觸發器 4.7.3分解有限狀態機 4.8總結 4.9拓展閱讀 4.10思考題 4.11習題 4.12參考文獻 第5章計算機指令集架構 5.1通用計算機與指令集 5.1.1通用計算機的意義 5.1.2從圖靈機到通用計算機 5.1.3指令集架構——軟硬件接口 5.2指令集架構 5.2.1狀態表示及存儲 5.2.2指令功能 5.3MIPS指令集 5.3.1寄存器 5.3.2存儲器 5.3.3指令格式 5.3.4尋址方式 5.4匯編程序設計 5.4.1語法 5.4.2變量與數組 5.4.3分支 5.4.4過程調用 5.4.5異常處理 5.4.6MARS模擬器 5.5性能評價 5.5.1性能的定義及評價指標 5.5.2影響性能的因素 5.5.3系統性能的優化 5.6總結 5.7拓展閱讀 5.7.1符號擴展與無符號擴展 5.7.2x86指令集 5.8思考題 5.9習題 第6章單周期與多周期處理器 6.1單周期處理器基本概念 6.1.1處理器基本操作階段 6.1.2單周期處理器基本硬件單元 6.2ALU 6.3內存訪問和計算指令的實現 6.3.1內存訪問指令 6.3.2基礎計算指令 6.4分支與跳轉指令的實現 6.4.1分支指令 6.4.2跳轉指令 6.4.3跳轉鏈接和跳轉到寄存器 6.5控制信號的生成 6.6性能評價 6.6.1關鍵路徑 6.6.2性能評價
6.7單周期處理器的中斷與異常處理 6.8多周期處理器 6.8.1單周期處理器面臨的挑戰 6.8.2多周期處理器概念 6.8.3多周期處理器的性能評價和問題 6.9總結 6.10拓展閱讀 6.10.1處理器模塊的時序和Verilog HDL實現 6.10.2協處理器簡介 6.10.3RISCV處理器 6.11習題
第7章流水線處理器設計 7.1流水線的基本概念 7.2MIPS處理器的五級流水線設計 7.3流水線處理器中的冒險 7.4MIPS五級流水線處理器的數據冒險 7.4.1數據冒險導致的擁塞 7.4.2MIPS五級流水線的數據轉發 7.5MIPS五級流水線處理器的控制冒險 7.5.1J指令的控制冒險及其硬件解決方法 7.5.2BEQ指令的控制冒險及其硬件處理方法 7.5.3分支預測 7.5.4延時槽技術 7.5.5中斷和異常 7.6總結 7.7拓展閱讀 7.7.1寄存器堆“先寫后讀”實現方式 7.7.2進一步提升流水線的性能 7.7.3其他的指令級并行技術 7.8習題 第8章存儲系統設計 8.1存儲器系統基礎 8.1.1存儲器的發展現狀與理想需求 8.1.2存儲器簡介 8.2層次結構存儲系統 8.2.1單一存儲介質的困境 8.2.2存儲系統設計基礎： 局部性原理 8.2.3存儲系統的層次結構 8.2.4層次結構存儲系統的性能度量 8.3高速緩存技術 8.3.1高速緩存的基本概念簡介 8.3.2高速緩存的基礎結構 8.3.3高速緩存的地址映像方式 8.3.4高速緩存中數據的替換與更新 8.4高速緩存的性能分析 8.4.1高速緩存的性能損失分析 8.4.2高速緩存的性能評估 8.4.3高速緩存性能的改進方向： 多級高速緩存 8.5虛擬內存 8.5.1虛擬內存簡介 8.5.2物理尋址與虛擬尋址 8.5.3虛擬內存的組織方式 8.5.4內存管理單元的缺失處理 8.6拓展閱讀 8.7習題 第9章計算機系統簡介 9.1總線的定義及分類 9.1.1總線的定義及性能指標 9.1.2總線的結構及分類 9.2總線是如何工作的 9.2.1總線傳輸過程 9.2.2總線判優控制 9.2.3總線通信控制 9.3外設的定義及分類 9.3.1典型案例1： I/O設備 9.3.2典型案例2： 磁盤 9.4外設是如何工作的 9.4.1I/O設備及其系統的設計目標 9.4.2I/O系統和計算機系統之間的尋址方式 9.4.3I/O系統和計算機系統之間的數據交互方式 9.5常用總線標準及接口 9.5.1I2C總線 9.5.2PCI與PCIe總線 9.5.3USB 9.6拓展閱讀 9.7習題 9.8參考文獻
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數字邏輯與處理器基礎 作者簡介
汪玉，清華大學電子工程系長聘教授、系主任，IEEE Fellow，國家自然科學基金杰出青年基金獲得者，清華大學信息科學技術學院副院長，清華大學天津電子信息研究院院長。2002年和2007年于清華大學電子工程系分別獲得學士與博士學位。長期從事智能芯片、高能效電路與系統領域的科學研究及人才培養工作。
李學清，清華大學電子工程系副教授。2007年和2013年于清華大學電子工程系分別獲得學士與博士學位。從事高性能混合信號集成電路芯片、新型存儲與計算的電路與系統研究。
馬洪兵，清華大學電子工程系研究員、新疆大學天山學者講座教授。1999年于北京大學獲得博士學位。從事模式識別、計算機視覺、遙感技術應用和嵌入式系統領域的研究。
馬惠敏，北京科技大學教授、領軍學者、計算機與通信工程學院副院長，中國圖象圖形學學會副理事長。在北京理工大學獲得博士學位，2001—2019年在清華大學電子工程系任教。從事計算機視覺認知計算、智能無人系統領域的科學研究。
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