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EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)(第3版) 版權(quán)信息
- ISBN：9787121465826
- 條形碼：9787121465826 ; 978-7-121-46582-6
- 裝幀：平裝-膠訂
- 冊(cè)數(shù)：暫無
- 重量：暫無
- 所屬分類：>
EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)(第3版) 內(nèi)容簡介
本書主要內(nèi)容包括可編程邏輯器件介紹、可編程邏輯器件EDA開發(fā)軟件使用、VHDL設(shè)計(jì)方法、SOPC應(yīng)用、實(shí)驗(yàn)和綜合設(shè)計(jì)五大部分。**部分主要介紹可編程邏輯器件的結(jié)構(gòu)原理、設(shè)計(jì)流程、常用芯片特點(diǎn)及如何選用；第二部分重點(diǎn)介紹目前國內(nèi)外常用EDA軟件isp Design EXPERT System、Quartus II、ISE、Vivado、Gowin、TangDynasty、Pango Design Suite的開發(fā)流程及ModelSim仿真應(yīng)用；第三部分重點(diǎn)講述VHDL語言基礎(chǔ)、基本描述語句及設(shè)計(jì)實(shí)例；第四部分主要介紹DSP Builder和Nios II的應(yīng)用及實(shí)例；第五部分介紹實(shí)驗(yàn)及綜合設(shè)計(jì)內(nèi)容。本書可作為高等學(xué)校電子信息類、電氣類各專業(yè)的教材，也可作為電子工程設(shè)計(jì)技術(shù)人員的參考書。
EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)(第3版) 目錄
章 可編程邏輯器件概述
1.1 數(shù)字邏輯電路與ASIC設(shè)計(jì)
1.1.1 數(shù)字邏輯電路設(shè)計(jì)方法
1.1.2 ASIC及其設(shè)計(jì)方法
1.2 PLD概述
1.2.1 PLD的發(fā)展
1.2.2 PLD的分類
1.3 PLD邏輯表示法
1.4 PLD的設(shè)計(jì)與開發(fā)
1.4.1 PLD的設(shè)計(jì)流程
1.4.2 PLD的開發(fā)環(huán)境
1.4.3 IP核復(fù)用技術(shù)
習(xí)題1
第2章 大規(guī)模可編程邏輯器件CPLD/FPGA
2.1 CPLD結(jié)構(gòu)與工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的結(jié)構(gòu)
2.1.3 ispLSI系列器件的主要技術(shù)特性
2.1.4 ispLSI系列器件的設(shè)計(jì)與編程
2.2 FPGA內(nèi)部結(jié)構(gòu)與工作原理
2.3 CPLD/FPGA產(chǎn)品概述
2.3.1 Altera公司產(chǎn)品
2.3.2 Xilinx公司產(chǎn)品
2.3.3 Lattice公司產(chǎn)品
2.3.4 紫光同創(chuàng)產(chǎn)品
2.3.5 安路科技產(chǎn)品
2.3.6 高云半導(dǎo)體產(chǎn)品
2.4 編程與配置
2.4.1 在系統(tǒng)可編程
2.4.2 配置
2.5 CPLD與FPGA的比較和選用
習(xí)題2
第3章 常用EDA軟件
3.1 isp Design EXPERT System開發(fā)軟件
3.1.1 新建工程
3.1.2 原理圖源文件輸入
3.1.3 功能和時(shí)序仿真
3.1.4 器件適配
3.1.5 器件編程
3.1.6 VHDL源文件輸入方式
3.2 Quartus II開發(fā)軟件
3.2.1 新建工程
3.2.2 原理圖源文件輸入
3.2.3 編譯
3.2.4 仿真驗(yàn)證
3.2.5 器件編程
3.2.6 VHDL源文件輸入方式
3.2.7 VHDL波形激勵(lì)文件仿真
3.3 ISE開發(fā)軟件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 VHDL源文件輸入
3.3.4 波形仿真
3.3.5 設(shè)計(jì)實(shí)現(xiàn)
3.3.6 下載配置
3.4 Vivado開發(fā)軟件
3.4.1 Vivado概述
3.4.2 新建工程
3.4.3 VHDL源文件輸入
3.4.4 波形仿真
3.4.5 引腳定義
3.4.6 下載配置
3.5 ModelSim仿真軟件
3.5.1 ModelSim與VHDL仿真概述
3.5.2 測試文件
3.6 Gowin云源軟件
3.6.1 新建工程
3.6.2 編輯工程
3.6.3 功能和時(shí)序仿真
3.6.4 器件編程
3.7 TangDynasty開發(fā)軟件
3.7.1 新建工程
3.7.2 VHDL源文件輸入
3.7.3 ModelSim仿真
3.7.4 器件編程
3.8 Pango Design Suite軟件
習(xí)題3
第4章 VHDL語言基礎(chǔ)
4.1 VHDL的基本組成
4.1.1 參數(shù)部分
4.1.2 實(shí)體部分
4.1.3 結(jié)構(gòu)體部分
4.2 VHDL語言要素
4.2.1 文字規(guī)則
4.2.2 數(shù)據(jù)對(duì)象
4.2.3 數(shù)據(jù)類型
4.2.4 運(yùn)算符
4.2.5 屬性
習(xí)題4
第5章 VHDL基本描述語句
5.1 順序語句
5.1.1 順序賦值語句
5.1.2 IF語句
5.1.3 CASE語句
5.1.4 LOOP語句
5.1.5 NEXT語句
5.1.6 EXIT語句
5.1.7 WAIT語句
5.1.8 NULL語句
5.2 并行語句
5.2.1 并行信號(hào)賦值語句
5.2.2 進(jìn)程語句
5.2.3 元件例化語句
5.2.4 塊語句
5.2.5 生成語句
習(xí)題5
第6章 常用電路的VHDL描述
6.1 組合邏輯電路的VHDL描述
6.1.1 基本門電路
6.1.2 編碼器
6.1.3 譯碼器
6.1.4 數(shù)值比較器
6.1.5 數(shù)據(jù)選擇器
6.1.6 算術(shù)運(yùn)算1
6.1.7 三態(tài)門電路
6.1.8 雙向端口
6.2 時(shí)序邏輯電路的VHDL描述
6.2.1 觸發(fā)器
6.2.2 計(jì)數(shù)器
6.2.3 移位寄存器
6.2.4 狀態(tài)機(jī)
6.3 存儲(chǔ)器的VHDL描述
6.3.1 ROM
6.3.2 RAM
習(xí)題6
第7章 宏模塊與IP核應(yīng)用
7.1 LPM_RAM宏模塊
7.1.1 LPM_RAM宏模塊配置
7.1.2 工程編譯
7.1.3 仿真驗(yàn)證
7.1.4 查看RTL原理圖
7.1.5 LPM_RAM宏模塊調(diào)用
7.2 LPM_ROM宏模塊
7.2.1 建立初始化數(shù)據(jù)文件
7.2.2 LPM_ROM宏模塊配置
7.2.3 仿真驗(yàn)證
7.2.4 LPM_ROM宏模塊調(diào)用
7.3 LPM_PLL宏模塊
7.3.1 LPM_PLL宏模塊配置
7.3.2 LPM_PLL宏模塊調(diào)用
7.3.3 仿真驗(yàn)證
7.4 片內(nèi)邏輯分析儀
7.4.1 新建片內(nèi)邏輯分析儀設(shè)置文件
7.4.2 引腳鎖定
7.4.3 編程下載
7.4.4 信號(hào)采樣
習(xí)題7
第8章 DSP Builder應(yīng)用
8.1 DSP Builder軟件安裝
8.2 DSP Builder設(shè)計(jì)實(shí)例
8.2.1 建立Simulink模型
8.2.2 模型仿真
8.2.3 模型編譯
習(xí)題8
第9章 SOPC Builder應(yīng)用
9.1 簡介
9.2 Nios II處理器綜合設(shè)計(jì)實(shí)例
習(xí)題9
0章 EDA技術(shù)實(shí)驗(yàn)
10.1 原理圖輸入方式
10.1.1 實(shí)驗(yàn)1 1位全加器
10.1.2 實(shí)驗(yàn)2 2位十進(jìn)制計(jì)數(shù)器
10.2 VHDL文本輸入方式
10.2.1 實(shí)驗(yàn)3 顯示譯碼器
10.2.2 實(shí)驗(yàn)4 8位加法器
10.2.3 實(shí)驗(yàn)5 3線-8線譯碼器
10.2.4 實(shí)驗(yàn)6 十進(jìn)制加法計(jì)數(shù)器
10.2.5 實(shí)驗(yàn)7 4位十進(jìn)制計(jì)數(shù)顯示器
10.2.6 實(shí)驗(yàn)8 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器
10.3 宏模塊應(yīng)用
10.3.1 實(shí)驗(yàn)9 基于LPM_ROM的4位乘法器
10.3.2 實(shí)驗(yàn)10 LPM_PLL及片內(nèi)邏輯分析儀SignalTap II應(yīng)用
1章 綜合設(shè)計(jì)
11.1 移位相加8位硬件乘法器
11.2 秒表
11.3 搶答器
11.4 數(shù)字鐘
11.5 交通燈控制器
11.6 多路彩燈控制器
11.7 基于DDS的信號(hào)發(fā)生器
附錄A DE2-115實(shí)驗(yàn)板引腳配置信息
參考文獻(xiàn)
1.1 數(shù)字邏輯電路與ASIC設(shè)計(jì)
1.1.1 數(shù)字邏輯電路設(shè)計(jì)方法
1.1.2 ASIC及其設(shè)計(jì)方法
1.2 PLD概述
1.2.1 PLD的發(fā)展
1.2.2 PLD的分類
1.3 PLD邏輯表示法
1.4 PLD的設(shè)計(jì)與開發(fā)
1.4.1 PLD的設(shè)計(jì)流程
1.4.2 PLD的開發(fā)環(huán)境
1.4.3 IP核復(fù)用技術(shù)
習(xí)題1
第2章 大規(guī)模可編程邏輯器件CPLD/FPGA
2.1 CPLD結(jié)構(gòu)與工作原理
2.1.1 Lattice公司的CPLD器件系列
2.1.2 ispLSI 1016的結(jié)構(gòu)
2.1.3 ispLSI系列器件的主要技術(shù)特性
2.1.4 ispLSI系列器件的設(shè)計(jì)與編程
2.2 FPGA內(nèi)部結(jié)構(gòu)與工作原理
2.3 CPLD/FPGA產(chǎn)品概述
2.3.1 Altera公司產(chǎn)品
2.3.2 Xilinx公司產(chǎn)品
2.3.3 Lattice公司產(chǎn)品
2.3.4 紫光同創(chuàng)產(chǎn)品
2.3.5 安路科技產(chǎn)品
2.3.6 高云半導(dǎo)體產(chǎn)品
2.4 編程與配置
2.4.1 在系統(tǒng)可編程
2.4.2 配置
2.5 CPLD與FPGA的比較和選用
習(xí)題2
第3章 常用EDA軟件
3.1 isp Design EXPERT System開發(fā)軟件
3.1.1 新建工程
3.1.2 原理圖源文件輸入
3.1.3 功能和時(shí)序仿真
3.1.4 器件適配
3.1.5 器件編程
3.1.6 VHDL源文件輸入方式
3.2 Quartus II開發(fā)軟件
3.2.1 新建工程
3.2.2 原理圖源文件輸入
3.2.3 編譯
3.2.4 仿真驗(yàn)證
3.2.5 器件編程
3.2.6 VHDL源文件輸入方式
3.2.7 VHDL波形激勵(lì)文件仿真
3.3 ISE開發(fā)軟件
3.3.1 ISE概述
3.3.2 新建工程
3.3.3 VHDL源文件輸入
3.3.4 波形仿真
3.3.5 設(shè)計(jì)實(shí)現(xiàn)
3.3.6 下載配置
3.4 Vivado開發(fā)軟件
3.4.1 Vivado概述
3.4.2 新建工程
3.4.3 VHDL源文件輸入
3.4.4 波形仿真
3.4.5 引腳定義
3.4.6 下載配置
3.5 ModelSim仿真軟件
3.5.1 ModelSim與VHDL仿真概述
3.5.2 測試文件
3.6 Gowin云源軟件
3.6.1 新建工程
3.6.2 編輯工程
3.6.3 功能和時(shí)序仿真
3.6.4 器件編程
3.7 TangDynasty開發(fā)軟件
3.7.1 新建工程
3.7.2 VHDL源文件輸入
3.7.3 ModelSim仿真
3.7.4 器件編程
3.8 Pango Design Suite軟件
習(xí)題3
第4章 VHDL語言基礎(chǔ)
4.1 VHDL的基本組成
4.1.1 參數(shù)部分
4.1.2 實(shí)體部分
4.1.3 結(jié)構(gòu)體部分
4.2 VHDL語言要素
4.2.1 文字規(guī)則
4.2.2 數(shù)據(jù)對(duì)象
4.2.3 數(shù)據(jù)類型
4.2.4 運(yùn)算符
4.2.5 屬性
習(xí)題4
第5章 VHDL基本描述語句
5.1 順序語句
5.1.1 順序賦值語句
5.1.2 IF語句
5.1.3 CASE語句
5.1.4 LOOP語句
5.1.5 NEXT語句
5.1.6 EXIT語句
5.1.7 WAIT語句
5.1.8 NULL語句
5.2 并行語句
5.2.1 并行信號(hào)賦值語句
5.2.2 進(jìn)程語句
5.2.3 元件例化語句
5.2.4 塊語句
5.2.5 生成語句
習(xí)題5
第6章 常用電路的VHDL描述
6.1 組合邏輯電路的VHDL描述
6.1.1 基本門電路
6.1.2 編碼器
6.1.3 譯碼器
6.1.4 數(shù)值比較器
6.1.5 數(shù)據(jù)選擇器
6.1.6 算術(shù)運(yùn)算1
6.1.7 三態(tài)門電路
6.1.8 雙向端口
6.2 時(shí)序邏輯電路的VHDL描述
6.2.1 觸發(fā)器
6.2.2 計(jì)數(shù)器
6.2.3 移位寄存器
6.2.4 狀態(tài)機(jī)
6.3 存儲(chǔ)器的VHDL描述
6.3.1 ROM
6.3.2 RAM
習(xí)題6
第7章 宏模塊與IP核應(yīng)用
7.1 LPM_RAM宏模塊
7.1.1 LPM_RAM宏模塊配置
7.1.2 工程編譯
7.1.3 仿真驗(yàn)證
7.1.4 查看RTL原理圖
7.1.5 LPM_RAM宏模塊調(diào)用
7.2 LPM_ROM宏模塊
7.2.1 建立初始化數(shù)據(jù)文件
7.2.2 LPM_ROM宏模塊配置
7.2.3 仿真驗(yàn)證
7.2.4 LPM_ROM宏模塊調(diào)用
7.3 LPM_PLL宏模塊
7.3.1 LPM_PLL宏模塊配置
7.3.2 LPM_PLL宏模塊調(diào)用
7.3.3 仿真驗(yàn)證
7.4 片內(nèi)邏輯分析儀
7.4.1 新建片內(nèi)邏輯分析儀設(shè)置文件
7.4.2 引腳鎖定
7.4.3 編程下載
7.4.4 信號(hào)采樣
習(xí)題7
第8章 DSP Builder應(yīng)用
8.1 DSP Builder軟件安裝
8.2 DSP Builder設(shè)計(jì)實(shí)例
8.2.1 建立Simulink模型
8.2.2 模型仿真
8.2.3 模型編譯
習(xí)題8
第9章 SOPC Builder應(yīng)用
9.1 簡介
9.2 Nios II處理器綜合設(shè)計(jì)實(shí)例
習(xí)題9
0章 EDA技術(shù)實(shí)驗(yàn)
10.1 原理圖輸入方式
10.1.1 實(shí)驗(yàn)1 1位全加器
10.1.2 實(shí)驗(yàn)2 2位十進(jìn)制計(jì)數(shù)器
10.2 VHDL文本輸入方式
10.2.1 實(shí)驗(yàn)3 顯示譯碼器
10.2.2 實(shí)驗(yàn)4 8位加法器
10.2.3 實(shí)驗(yàn)5 3線-8線譯碼器
10.2.4 實(shí)驗(yàn)6 十進(jìn)制加法計(jì)數(shù)器
10.2.5 實(shí)驗(yàn)7 4位十進(jìn)制計(jì)數(shù)顯示器
10.2.6 實(shí)驗(yàn)8 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測器
10.3 宏模塊應(yīng)用
10.3.1 實(shí)驗(yàn)9 基于LPM_ROM的4位乘法器
10.3.2 實(shí)驗(yàn)10 LPM_PLL及片內(nèi)邏輯分析儀SignalTap II應(yīng)用
1章 綜合設(shè)計(jì)
11.1 移位相加8位硬件乘法器
11.2 秒表
11.3 搶答器
11.4 數(shù)字鐘
11.5 交通燈控制器
11.6 多路彩燈控制器
11.7 基于DDS的信號(hào)發(fā)生器
附錄A DE2-115實(shí)驗(yàn)板引腳配置信息
參考文獻(xiàn)
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EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)(第3版) 作者簡介
張博，太原理工大學(xué)副教授，主講數(shù)字電路邏輯設(shè)計(jì)、CPLD/FPGA應(yīng)用設(shè)計(jì)、SoC集成電路設(shè)計(jì)等課程，參研多項(xiàng) 、省部級(jí)、橫向項(xiàng)目、校基金項(xiàng)目、校教改項(xiàng)目、 產(chǎn)學(xué)研合作育人項(xiàng)目，2019年被評(píng)為中國研究生電子設(shè)計(jì)大賽華北賽區(qū) 指導(dǎo)教師。
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