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SYSTEMVERILOG數字集成電路功能驗證 版權信息
- ISBN：9787115614056
- 條形碼：9787115614056 ; 978-7-115-61405-6
- 裝幀：平裝-膠訂
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
SYSTEMVERILOG數字集成電路功能驗證 本書特色
本書由深信息名師與企業聯合編寫，教材注重學生實踐能力的培養，案例豐富，理論知識講解以實用為主。SystemVerilog是當前國內外被廣泛使用的數字集成電路驗證語言，它可以高效地對被測設計進行受約束的隨機測試，從而在盡可能短的時間內達到令人滿意的代碼覆蓋率和功能覆蓋率。熟練掌握 SystemVerilog語言是進一步學習UVM 驗證方法學的基礎。本書適合作為高等院校集成電路、微電子、計算機相關專業的教材，同時適用于具有一定Verilog編程基礎的人員參考使用，也可以作為數字集成電路驗證工程師的語法參考手冊。
SYSTEMVERILOG數字集成電路功能驗證 內容簡介
本書講解了 SystemVerilog 的基本語法和工作原理，同時結合了 UVM 驗證方法學中的驗證技術知識。講述的內容主要包括：基本數據類型、接口、類、隨機化、約束、進程同步、功能覆蓋和 DPI 技術。書中使用了約 270 個完整實例，詳細說明了每個知識點在實際項目中的應用。*后使用學過的驗證技術搭建一個基于SystemVerilog 的簡單驗證平臺。書中還介紹了 UVM 中的一些關鍵技術，主要包括：繼承和派生，拷貝函數、單例類、測試登記表、代理類和工廠機制。為接下來系統學習 UVM 驗證方法學打下堅實的基礎。
SYSTEMVERILOG數字集成電路功能驗證 作者簡介
王旭，從事數字集成電路方面的教學和研發，目前在學校主要講述集成電路驗證的課程、在企業作為兼職顧問，負責為企業研發的芯片指定驗證方案、驗證計劃。
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