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邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精)

包郵 邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精)

出版社：科學(xué)出版社出版時(shí)間：2021-07-01
開本： 16開 頁(yè)數(shù)： 235
中 圖 價(jià):¥83.7(7.9折) 定價(jià)  ¥106.0 登錄后可看到會(huì)員價(jià)
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邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 版權(quán)信息

邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 本書特色

適讀人群 ：高速CMOS電路設(shè)計(jì)人員該書所提出的邏輯勢(shì)的方法，可以用于多米諾邏輯（domino logic）、傳輸門（transmission gate）、上升延遲和下降延遲不同的電路、寬結(jié)構(gòu)電路、譯碼器和異步電路等不同類型電路的設(shè)計(jì)。

邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 內(nèi)容簡(jiǎn)介

這是一本幫助讀者設(shè)計(jì)高速電路的專業(yè)著作，本書對(duì)快速分析和優(yōu)化大規(guī)模電路提供了一種有效的設(shè)計(jì)思路。通過邏輯勢(shì)技術(shù)的引入，無論是新手設(shè)計(jì)者還是有經(jīng)驗(yàn)的設(shè)計(jì)者，都能獲得設(shè)計(jì)高速電路的一般規(guī)律。邏輯勢(shì)是一個(gè)多學(xué)科的交叉領(lǐng)域技術(shù)，需要讀者具有較高的數(shù)學(xué)基礎(chǔ)和電路基礎(chǔ)，對(duì)于大多數(shù)高速電路設(shè)計(jì)者來說，這顯然是應(yīng)該具備的能力。與傳統(tǒng)的RC分析方法相比，邏輯勢(shì)方法提供了一種優(yōu)化電路時(shí)值得考慮的全新思考角度，事實(shí)上，即使與很有經(jīng)驗(yàn)的工程師設(shè)計(jì)出來的電路相比，用邏輯勢(shì)方法設(shè)計(jì)的電路也絲毫不落下風(fēng)。邏輯勢(shì)方法不但簡(jiǎn)單，而且能成功地銜接電路結(jié)構(gòu)設(shè)計(jì)和仿真分析，這就是其合理性和價(jià)值。 本書主要面向高速CMOS電路設(shè)計(jì)人員。

邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 目錄

目錄
序
譯者序
開篇
前言
第1章 邏輯勢(shì)方法 1
1.1 簡(jiǎn)介 2
1.2 邏輯門的延遲 6
1.3 多層級(jí)的電路 14
1.4 *佳層級(jí)數(shù) 21
1.5 本章方法小結(jié) 23
1.6 內(nèi)容前瞻 25
1.7 習(xí)題 26
第2章 設(shè)計(jì)實(shí)例 28
2.1 8-輸入與門 29
2.2 譯碼器 33
2.3 同步仲裁 35
2.3.1 初始電路 36
2.3.2 改進(jìn)電路 39
2.3.3 新設(shè)計(jì) 42
2.4 本章小結(jié) 43
2.5 習(xí)題 44
第3章 基于邏輯勢(shì)的推導(dǎo)方法 46
3.1 邏輯門模型 47
3.2 邏輯門的延遲 49
3.3 路徑延遲的*小化方法 52
3.4 路徑長(zhǎng)度的選擇方法 55
3.5 錯(cuò)誤的層級(jí)數(shù) 58
3.6 錯(cuò)誤的門尺寸 60
3.7 本章小結(jié) 62
3.8 習(xí)題 62
第4章 邏輯勢(shì)演算 64
4.1 邏輯勢(shì)的定義 65
4.2 輸入端的分類 66
4.3 邏輯勢(shì)的計(jì)算 67
4.4 非對(duì)稱邏輯門 71
4.5 邏輯門的分類 72
4.5.1 與非門 73
4.5.2 或非門 74
4.5.3 選擇器和三態(tài)反相器 74
4.5.4 異或門、同或門和奇偶校驗(yàn)門 75
4.5.5 多數(shù)表決門 77
4.5.6 加法器進(jìn)位鏈 78
4.5.7 動(dòng)態(tài)鎖存器 78
4.5.8 動(dòng)態(tài)穆勒C單元 79
4.5.9 邏輯勢(shì)的上界 80
4.6 估算寄生延遲 80
4.7 邏輯勢(shì)的性質(zhì) 82
4.8 習(xí)題 84
第5章 模型校準(zhǔn) 86
5.1 校準(zhǔn)技術(shù) 86
5.2 設(shè)計(jì)測(cè)試電路 88
5.2.1 上升、下降和平均延遲 89
5.2.2 輸入選擇 89
5.2.3 寄生電容 93
5.2.4 制程敏感度 95
5.3 其他表征方法 96
5.3.1 數(shù)據(jù)表 96
5.3.2 測(cè)試芯片 99
5.4 特殊電路的校正 100
5.5 本章小結(jié) 101
5.6 習(xí)題 101
第6章 非對(duì)稱邏輯門 103
6.1 設(shè)計(jì)非對(duì)稱邏輯門 104
6.2 非對(duì)稱邏輯門的應(yīng)用 107
6.3 本章小結(jié) 111
6.4 習(xí)題 111
第7章 上升與下降不同時(shí)的延遲 113
7.1 延遲分析 115
7.2 實(shí)例分析 118
7.2.1 偏斜門 119
7.2.2 γ和μ對(duì)邏輯勢(shì)的影響 121
7.3 優(yōu)化CMOS的P/N值 122
7.4 本章小結(jié) 125
7.5 習(xí)題 126
第8章 電路系列 127
8.1 偽NMOS電路 128
8.2 多米諾電路 131
8.2.1 動(dòng)態(tài)門的邏輯勢(shì) 133
8.2.2 多米諾電路的層級(jí)勢(shì) 135
8.2.3 設(shè)計(jì)特定邏輯的靜態(tài)門 140
8.2.4 設(shè)計(jì)動(dòng)態(tài)門 142
8.3 傳輸門 144
8.4 本章小結(jié) 146
8.5 習(xí)題 147
第9章 放大器的叉 148
9.1 叉電路的形式 149
9.2 一個(gè)叉電路應(yīng)該有多少個(gè)層級(jí)？ 152
9.3 本章小結(jié) 157
9.4 習(xí)題 158
第10章 分支與內(nèi)部互連 159
10.1 單輸入分支電路 160
10.1.1 等長(zhǎng)分支路徑 160
10.1.2 不等長(zhǎng)分支路徑 163
10.2 邏輯單元后的分支 166
10.3 分支與重組電路 168
10.4 內(nèi)部互連 171
10.4.1 短導(dǎo)線 172
10.4.2 長(zhǎng)導(dǎo)線 172
10.4.3 中等長(zhǎng)導(dǎo)線 173
10.5 設(shè)計(jì)方法 174
10.6 習(xí)題 175
第11章 寬體結(jié)構(gòu) 176
11.1 n-輸入與門結(jié)構(gòu) 177
11.1.1 *小邏輯勢(shì) 177
11.1.2 *小延遲 180
11.1.3 其他的寬體邏輯 181
11.2 n-輸入穆勒C單元電路 181
11.2.1 *小邏輯勢(shì) 182
11.2.2 *小延遲 183
11.3 譯碼器 186
11.3.1 簡(jiǎn)單譯碼器 186
11.3.2 預(yù)譯碼 187
11.3.3 Lyon-Schediwy譯碼器 189
11.4 選擇器 191
11.4.1 選擇器的寬度 191
11.4.2 中等寬度的選擇器 195
11.5 本章小結(jié) 197
11.6 習(xí)題 197
第12章 總結(jié) 199
12.1 邏輯勢(shì)理論 199
12.2 頓悟邏輯勢(shì) 202
12.3 設(shè)計(jì)流程 204
12.4 其他設(shè)計(jì)路徑的方法 207
12.4.1 模擬和微調(diào) 207
12.4.2 等量扇出 208
12.4.3 等量延遲 208
12.4.4 數(shù)值優(yōu)化 209
12.5 邏輯勢(shì)方法的缺陷 210
12.6 離別語 210
附錄A 術(shù)語表 212
附錄B 參考的制程參數(shù) 215
附錄C 精選習(xí)題的解 216
參考文獻(xiàn) 225
索引 226
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邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 節(jié)選

第1章 邏輯勢(shì)方法 電路系統(tǒng)開發(fā)過程中，為獲取*高速度，或者滿足延遲約束要求，可采納的設(shè)計(jì)方法往往多種多樣。如何取舍這些設(shè)計(jì)方法往往需要考慮若干基本問題，比如：實(shí)現(xiàn)邏輯功能的多個(gè)電路中，哪種*快？邏輯門的晶體管應(yīng)該多大才能保證*小延遲（delay）要求？功能電路應(yīng)該劃分多少層級(jí)（stage）才能獲得*低延遲？往往，向電路網(wǎng)絡(luò)的路徑中多添加幾個(gè)層級(jí)反倒會(huì)降低延遲。 邏輯勢(shì)方法是一種基于CMOS技術(shù)估算電路延遲的簡(jiǎn)單技術(shù)，使用這種方法可以對(duì)比多種電路結(jié)構(gòu)的預(yù)期延遲，然后選擇速度*快的電路。此外，該方法還可以得出一條路徑上*合適的層級(jí)數(shù)及邏輯門的晶體管的*佳尺寸（size）。此方法非常簡(jiǎn)單易用，很適合評(píng)估早期設(shè)計(jì)階段的各方案，也為復(fù)雜電路的優(yōu)化提供了標(biāo)準(zhǔn)。 本章闡述邏輯勢(shì)的基本方法及其簡(jiǎn)單實(shí)例，將在第2章探究更為復(fù)雜的例子。第1章和第2章向讀者詳盡地描述了一大類電路的邏輯勢(shì)分析方法和相關(guān)的基礎(chǔ)知識(shí)。將在本書的其余章節(jié)講述邏輯勢(shì)方法有效的原因，介紹詳細(xì)的優(yōu)化技術(shù)，并使用此方法來分析若干特殊的電路，如多米諾電路和選擇器。 1.1 簡(jiǎn) 介 先來回顧下集成電路系統(tǒng)設(shè)計(jì)流程，再來詳述邏輯勢(shì)。眾所周知，在設(shè)計(jì)流程中，電路的拓?fù)浣Y(jié)構(gòu)和邏輯門尺寸是關(guān)鍵。如果不采用某種系統(tǒng)化的設(shè)計(jì)方法對(duì)此進(jìn)行考量，整個(gè)設(shè)計(jì)將會(huì)非常地?zé)┈嵑秃臅r(shí)。邏輯勢(shì)正是應(yīng)對(duì)這些問題的一種系統(tǒng)化解決方案。 圖1.1顯示了一個(gè)簡(jiǎn)化的芯片設(shè)計(jì)流程，包括邏輯設(shè)計(jì)、電路設(shè)計(jì)和物理設(shè)計(jì)三個(gè)階段。芯片的規(guī)約（specification）是整個(gè)設(shè)計(jì)的起點(diǎn)，通常以文表的形式定義出芯片的功能和性能指標(biāo)。通常，芯片在設(shè)計(jì)階段會(huì)分成若干易于管理的模塊，以便于將它們分配到多個(gè)工程師手中進(jìn)行設(shè)計(jì)，并使用CAD工具一塊一塊地分析。在電路邏輯設(shè)計(jì)階段，工程師用Verilog或VHDL等硬件描述語言編寫各個(gè)模塊的寄存器傳輸級(jí)（register transfer level，RTL）描述，進(jìn)行仿真直到他們確信該模塊符合規(guī)約；而后，因?yàn)镽TL模塊描述非常復(fù)雜，工程師需要估計(jì)模塊的各項(xiàng)尺寸，并創(chuàng)建一個(gè)可以顯示每塊的相對(duì)位置的基礎(chǔ)布圖規(guī)劃（floorplan）。該布圖規(guī)劃能夠進(jìn)行線長(zhǎng)估計(jì)，并提供物理設(shè)計(jì)目標(biāo)。 圖1.1 芯片設(shè)計(jì)的簡(jiǎn)化流程 確定了RTL描述和基礎(chǔ)布圖規(guī)劃，電路設(shè)計(jì)就可以開始了。通常而言，電路設(shè)計(jì)風(fēng)格可以分為兩種：定制方式和自動(dòng)方式。定制設(shè)計(jì)方式涉及大量的手工設(shè)計(jì)工作，設(shè)計(jì)出的電路性能更佳。在定制設(shè)計(jì)電路過程中，工程師的選擇非常靈活，可以選擇使用晶體管搭建元器件，也可以直接從預(yù)定義的元器件庫(kù)中選取。所以在此設(shè)計(jì)過程中，工程師需要做出許多決定：應(yīng)該采用靜態(tài)CMOS，還是傳輸門，還是多米諾電路和其他電路系列來實(shí)現(xiàn)RTL設(shè)計(jì)？哪種電路拓?fù)浣Y(jié)構(gòu)能更好地實(shí)現(xiàn)由RTL描述的功能？應(yīng)該使用多級(jí)與非門、或非門還是更復(fù)雜的定制門電路？在選擇好電路拓?fù)浣Y(jié)構(gòu)和繪制完原理圖之后，工程師必須開始選擇邏輯門中晶體管的尺寸，這種選擇往往左右為難，比如，越大尺寸的門驅(qū)動(dòng)負(fù)載就越快，但需要之前的層級(jí)提供更大的輸入電容，也耗費(fèi)更多的功耗和面積。當(dāng)原理圖（schema）確定之后，就開始功能檢測(cè)，來驗(yàn)證原理圖是否正確實(shí)現(xiàn)了RTL規(guī)約。*后，再進(jìn)行時(shí)序檢測(cè)，來核實(shí)電路能否滿足性能指標(biāo)。如果性能不足，工程師還需要再次調(diào)整邏輯門尺寸來提高吞吐速度，如果提速有限，甚至得完全更改當(dāng)前的電路拓?fù)浣Y(jié)構(gòu)，如犧牲面積來加大并行性，或者將靜態(tài)CMOS門替換成更快的多米諾邏輯門。 在電路自動(dòng)設(shè)計(jì)的過程中，工程師直接采用綜合工具來選擇電路拓?fù)浣Y(jié)構(gòu)以及門尺寸。相對(duì)于手工設(shè)計(jì)，自動(dòng)綜合可以更快地優(yōu)化路徑和繪制原理圖，但這種綜合需要限定具體的靜態(tài)CMOS單元庫(kù)，欠缺靈活性，而且生成電路的速度要比熟練工程師慢。雖然自動(dòng)綜合和制造的方法持續(xù)進(jìn)步，自動(dòng)綜合出的電路越來越好，越來越被工程師接受，但在可預(yù)見的未來，高端設(shè)計(jì)中的定制電路必不可少。自動(dòng)綜合的算法保證了所生成的電路在功能上無誤，但時(shí)序驗(yàn)證仍然不可缺少。如果性能不夠好，設(shè)計(jì)者就得設(shè)置若干約束，重新運(yùn)行綜合工具改進(jìn)拓?fù)浣Y(jié)構(gòu)。 電路設(shè)計(jì)完成之后，緊接著需要進(jìn)行版圖級(jí)（layout）的物理設(shè)計(jì)。同電路設(shè)計(jì)類似，版圖設(shè)計(jì)也可以采用兩種方法：定制方法和依賴于布局和布線軟件的自動(dòng)方法。版圖設(shè)計(jì)的功能正確性可以通過設(shè)計(jì)規(guī)則檢測(cè)器（design rule checkers，DRC）和版圖原理圖對(duì)照器（layout versus schematic，LVS）來驗(yàn)證。版圖設(shè)計(jì)過程會(huì)確定器件的電容和電阻數(shù)值，版圖級(jí)的時(shí)序檢測(cè)會(huì)依據(jù)這些值來驗(yàn)證版圖設(shè)計(jì)是否能夠符合時(shí)序目標(biāo)，如果時(shí)序檢測(cè)無法通過，該電路必須再次修改，直到驗(yàn)證無誤為止。*后，芯片流片（tapeout）送往封裝廠生產(chǎn)制造。 芯片設(shè)計(jì)流程的*大挑戰(zhàn)之一是確保設(shè)計(jì)符合時(shí)序規(guī)約，被稱為時(shí)序收斂。如果需求規(guī)約對(duì)芯片速度要求不高，電路設(shè)計(jì)就要容易得多了，這種情況下的時(shí)序收斂完全可以采用軟件解決。 無論電路設(shè)計(jì)者的經(jīng)驗(yàn)是否豐富，在定制電路的設(shè)計(jì)過程中，他們也得花費(fèi)大量的精力來保證時(shí)序規(guī)約的滿足性。若沒有一個(gè)系統(tǒng)的方法，大多數(shù)人將不得不陷入“模擬（simulate）和調(diào)整”的困境中：修改電路結(jié)構(gòu)，輸入模擬器，觀察結(jié)果，做更多修改，而后重復(fù)這些過程。通常而言，電路模塊往往需要半個(gè)小時(shí)以上的模擬時(shí)間，所以上述過程是非常耗時(shí)的。而且設(shè)計(jì)人員在修改電路時(shí)，通常傾向于采用增加邏輯門面積來增快其導(dǎo)通速度，但如果較大的邏輯門對(duì)前一層級(jí)施加了更大的負(fù)載，可能會(huì)適得其反，影響前面層級(jí)增加的延遲將超過它自己減少的延遲！此外，設(shè)計(jì)者在對(duì)比修改前后的電路拓?fù)鋾r(shí)，無法簡(jiǎn)單地估計(jì)延遲，而必須繪制電路圖、確定面積，而后模擬每個(gè)電路，這個(gè)過程需要花費(fèi)大量的時(shí)間和精力。所以說，一種高效的和系統(tǒng)的時(shí)序收斂分析方法是非常必要的，多年來已經(jīng)基于啟發(fā)式，甚至經(jīng)驗(yàn)?zāi)Ｐ烷_發(fā)了一些工具集，來幫助設(shè)計(jì)者選擇電路的拓?fù)浣Y(jié)構(gòu)和面積。 使用綜合工具時(shí)，設(shè)計(jì)者遭遇著和手工設(shè)計(jì)的時(shí)序收斂問題類似的困境。當(dāng)電路規(guī)模接近工具能力上限的時(shí)候，這種困境更加明顯，上述手工設(shè)計(jì)時(shí)“模擬和調(diào)整”型綜合對(duì)應(yīng)了使用工具時(shí)的“添加約束和再綜合”：為解決違反某個(gè)時(shí)序而添加的約束，往往導(dǎo)致另一條路徑上的違規(guī)行為。設(shè)計(jì)者必須仔細(xì)分析綜合器的輸出結(jié)果，并理解導(dǎo)致路徑緩慢的本質(zhì)原因，否則無論如何添加約束并重新綜合，電路設(shè)計(jì)也可能不會(huì)收斂到可接受的結(jié)果。 本書是為高速芯片的設(shè)計(jì)者而寫的，作者基于多年設(shè)計(jì)經(jīng)驗(yàn)，提出了一種系統(tǒng)進(jìn)行電路拓?fù)浜瓦壿嬮T面積選擇的方法，并提供了一種可量化描述此問題的簡(jiǎn)潔語言。為了更好地闡述此類問題，首先定義了一個(gè)快速且易用的簡(jiǎn)單延遲模型，如果該模型預(yù)測(cè)到電路a比電路b顯著地快，那么真實(shí)電路中，a一定會(huì)更快些。這種模型只需預(yù)測(cè)相對(duì)延遲，并用來對(duì)電路時(shí)序進(jìn)行驗(yàn)證。這種模型不考慮絕對(duì)延遲，因?yàn)榻^對(duì)延遲的計(jì)算通常是模擬器或時(shí)序分析器的工作。本章首先介紹這種簡(jiǎn)單的延遲模型，并引入一些術(shù)語來描述邏輯門拓?fù)浣Y(jié)構(gòu)的復(fù)雜度，以及負(fù)載電容和寄生電容對(duì)延遲的影響。從該模型出發(fā)，引入一個(gè)數(shù)值化的“路徑勢(shì)”概念，設(shè)計(jì)者無須調(diào)整晶體管尺寸并模擬就可以通過路徑勢(shì)來比較兩個(gè)多級(jí)拓?fù)浣Y(jié)構(gòu)的電路。同時(shí)，也闡述了通過選擇每個(gè)邏輯門尺寸來獲取*佳邏輯門層級(jí)，而得到*小化延遲的過程。給出的許多實(shí)例都闡明了這些關(guān)鍵思想，也有反例說明了使用更少層級(jí)和更大邏輯門的電路，無法令電路更快。 1.2 邏輯門的延遲 邏輯勢(shì)方法構(gòu)建的基礎(chǔ)是MOS管柵極 的簡(jiǎn)化延遲模型，該模型描述了由邏輯門驅(qū)動(dòng)的電容負(fù)載及邏輯門拓?fù)浣Y(jié)構(gòu)兩者引起的延遲。顯然，隨著負(fù)載的增加，延遲也相應(yīng)增加，但延遲也取決于門電路的邏輯功能。反相器這種*簡(jiǎn)單的邏輯門電路，其驅(qū)動(dòng)負(fù)載能力強(qiáng)，常被用作放大器驅(qū)動(dòng)大電容。其他功能的邏輯門電路需要更多的晶體管，這些門中的部分內(nèi)部晶體管串聯(lián)，使得其電流驅(qū)動(dòng)能力要比反相器差。

邏輯勢(shì)--高速CMOS電路設(shè)計(jì)(精) 作者簡(jiǎn)介

Ivan Sutherland，現(xiàn)任太陽微系統(tǒng)實(shí)驗(yàn)室（Sun Microsystems Laboratories，簡(jiǎn)稱Sun）副總裁兼研究員。他在卡內(nèi)基梅隆大學(xué)、加州理工學(xué)院和麻省理工學(xué)院獲得電氣工程學(xué)位，之后在哈佛大學(xué)、猶他大學(xué)和加州理工學(xué)院任教。1963年，他的博士論文《機(jī)器人繪圖員》（“Sketchpad”）為交互式計(jì)算機(jī)圖形學(xué)奠定了基礎(chǔ)。20世紀(jì)60年代末，他與Bob Sproull一起建立了個(gè)“虛擬現(xiàn)實(shí)”系統(tǒng)，并在過去20年來一直致力于集成電路設(shè)計(jì)。他們于1968年共同創(chuàng)立了Evans and SutherlandComputer Corporation，并于1980年共同創(chuàng)立了Advanced Technology Ventures，然后Ivan在擔(dān)任了10年的獨(dú)立顧問后，于1990年加入Sun擔(dān)任副總裁兼研究員。Ivan是美國(guó)國(guó)家工程院院士和美國(guó)國(guó)家科學(xué)院院士，也是美國(guó)計(jì)算機(jī)協(xié)會(huì)（ACM）的成員。他是ACM圖靈獎(jiǎng)和IEEE馮諾依曼獎(jiǎng)的獲得者。

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