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數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版)

包郵 數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版)

作者：臧春華
出版社：電子工業(yè)出版社出版時間：2021-02-01
開本： 16開 頁數(shù)： 400
本類榜單：教材銷量榜
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數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版) 版權(quán)信息

數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版) 本書特色

本書闡述數(shù)字系統(tǒng)設(shè)計方法和可編程邏輯器件PLD的應(yīng)用技術(shù)。引導(dǎo)讀者從一般的數(shù)字功能電路設(shè)計轉(zhuǎn)向數(shù)字系統(tǒng)設(shè)計；從傳統(tǒng)的非定制通用集成電路的應(yīng)用轉(zhuǎn)向用戶半定制的PLD的應(yīng)用；從單純的硬件設(shè)計轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計的知識面，提高設(shè)計能力。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計的知識面，提高設(shè)計能力。；從單純的硬件設(shè)計轉(zhuǎn)向硬件、軟件高度滲透的設(shè)計方法。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計的知識面，提高設(shè)計能力。從而了解數(shù)字技術(shù)的新發(fā)展、新思路、新器件，拓寬軟、硬件設(shè)計的知識面，提高設(shè)計能力。

數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版) 內(nèi)容簡介

《數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用（第4版）》為普通高等教育“十一五”重量規(guī)劃教材。
該書闡述數(shù)字系統(tǒng)設(shè)計方法和可編程邏輯器件PLD應(yīng)用技術(shù)，引導(dǎo)讀者從功能電路設(shè)計轉(zhuǎn)向系統(tǒng)設(shè)計，由傳統(tǒng)的通用集成電路的應(yīng)用轉(zhuǎn)向可編程邏輯器件的應(yīng)用，從而拓寬數(shù)字技術(shù)知識面和設(shè)計能力。
該書匯聚了編者多年從事相關(guān)領(lǐng)域教學(xué)與科研的成果，取材豐富，內(nèi)容全面，涵蓋了數(shù)字系統(tǒng)設(shè)計方法（算法設(shè)計、數(shù)據(jù)處理單元設(shè)計和控制單元設(shè)計）、數(shù)字系統(tǒng)設(shè)計手段（原理圖、VHDL和Verilog HDL）、PLD設(shè)計平臺（Robei、Quartus Prime和Vivado）、數(shù)字系統(tǒng)實現(xiàn)方式（CPLD和FPGA），以及SoPC軟硬件協(xié)同設(shè)計（Mi-croBlaze、Niosll和2ynq-7000 SoC）等各個方面，具有一定的前瞻性和新穎性。
該書很后一章通過10個系統(tǒng)設(shè)計的例子，將系統(tǒng)設(shè)計方法與HDL和PLD設(shè)計技術(shù)進行綜合應(yīng)用。可以作為實驗和課程設(shè)計的選題，并具有一定的工程應(yīng)用價值。
《數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用（第4版）》可作為高等學(xué)校電子電氣類專業(yè)的教材，同時也是相關(guān)學(xué)科領(lǐng)域工程技術(shù)人員很好的實用參考書。

數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版) 目錄

目錄
第1章數(shù)字系統(tǒng)設(shè)計方法
11緒言
111數(shù)字系統(tǒng)的基本概念
112數(shù)字系統(tǒng)的基本模型
113數(shù)字系統(tǒng)的基本結(jié)構(gòu)
12數(shù)字系統(tǒng)設(shè)計的一般步驟
121引例
122數(shù)字系統(tǒng)設(shè)計的基本步驟
123層次化設(shè)計
13數(shù)字系統(tǒng)設(shè)計方法
131自上而下的設(shè)計方法
132自下而上的設(shè)計方法
133基于關(guān)鍵部件的設(shè)計方法
134信息流驅(qū)動的設(shè)計方法
14數(shù)字系統(tǒng)的描述方法之一
算法流程圖
141算法流程圖的符號與規(guī)則
142設(shè)計舉例
習(xí)題1
第2章數(shù)字系統(tǒng)的算法設(shè)計和硬件
實現(xiàn)
21算法設(shè)計
211算法設(shè)計綜述
212跟蹤法
213歸納法
214劃分法
215解析法
216綜合法
22算法結(jié)構(gòu)
221順序算法結(jié)構(gòu)
222并行算法結(jié)構(gòu)
223流水線算法結(jié)構(gòu)
23數(shù)據(jù)處理單元的設(shè)計
231系統(tǒng)硬件實現(xiàn)概述
232器件選擇
233數(shù)據(jù)處理單元設(shè)計步驟
234數(shù)據(jù)處理單元設(shè)計實例
24控制單元的設(shè)計
241系統(tǒng)控制方式
242控制器的基本結(jié)構(gòu)和系統(tǒng)同步
243算法狀態(tài)機圖（ASM圖）
244控制器的硬件邏輯設(shè)計方法
習(xí)題2
第3章硬件描述語言VHDL和
Verilog HDL
31概述
32VHDL及其應(yīng)用
321VHDL基本結(jié)構(gòu)
322數(shù)據(jù)對象、類型及運算符
323順序語句
324并行語句
325子程序
326程序包與設(shè)計庫
327元件配置
328VHDL描述實例
33Verilog HDL及其應(yīng)用
331Verilog HDL基本結(jié)構(gòu)
332數(shù)據(jù)類型、運算符與表達(dá)式
333行為描述語句
334并行語句
335結(jié)構(gòu)描述語句
336任務(wù)與函數(shù)
337編譯預(yù)處理
338Verilog HDL描述實例
習(xí)題3
第4章可編程邏輯器件基礎(chǔ)
41PLD概述
42簡單ＰＬD原理
421ＰＬD的基本組成
422ＰＬD的編程
423陣列結(jié)構(gòu)
424ＰＬD中陣列的表示方法
43SＰＬD組成
431可編程只讀存儲器（PRＯＭ）
432可編程邏輯陣列（ＰＬＡ）
433可編程陣列邏輯（ＰＡＬ）
434通用陣列邏輯（ＧＡＬ）
習(xí)題4
第5章高密度ＰＬＤ及其應(yīng)用
51ＨＤＰＬＤ分類
52經(jīng)典的ＨＤＰＬＤ組成
521陣列擴展型CＰＬＤ
522現(xiàn)場可編程門陣列(ＦＰＧＡ)
523延時確定型FPGA
524多路開關(guān)型ＦＰＧＡ
53ＨＤＰＬＤ編程技術(shù)
531在系統(tǒng)可編程技術(shù)
532在電路配置(重構(gòu))技術(shù)
533反熔絲（Ａntifuse)編程技術(shù)
534擴展的在系統(tǒng)可編程技術(shù)
54先進的HDPLD
541Intel MAX II基于邏輯單元
的CPLD
542Intel Cyclone III系統(tǒng)級FPGA
543Xilinx Spartan3 FPGA
544Xilinx 7系列FPGA
5457系列FPGA的典型應(yīng)用
習(xí)題5
第6章PLD設(shè)計平臺
61概述
62可視化前端設(shè)計環(huán)境Robei
621Robei的軟件界面
622Robei設(shè)計要素
623仿真驗證
624設(shè)計實例
63Intel（Altera）設(shè)計環(huán)境
Quartus Prime
631Quartus Prime設(shè)計流程
632設(shè)計輸入
633編譯
634仿真驗證
635時序分析
636可視化工具
637器件編程
64Xilinx設(shè)計環(huán)境Vivado
641用Vivado進行設(shè)計的一般過程
642IP封裝
643基于原理圖設(shè)計
644基于Verilog HDL的設(shè)計
645仿真驗證
646引腳分配
647綜合及實現(xiàn)
648器件編程
第7章可編程片上系統(tǒng)(SoPC)
71概述
72基于MicroBlaze軟核的嵌入式
系統(tǒng)
721Xilinx的SoPC技術(shù)
722MicroBlaze處理器結(jié)構(gòu)
723MicroBlaze信號接口
724MicroBlaze軟硬件設(shè)計流程
73基于Nios Ⅱ軟核的SoPC
731Intel的SoPC技術(shù)
732Nios Ⅱ處理器
733Avalon總線架構(gòu)
734Nios Ⅱ軟硬件開發(fā)流程
74Xilinx全可編程SoC
741Zynq7000 SoC的組成
742處理器系統(tǒng)（PS）
743可編程邏輯（PL）
744系統(tǒng)級功能
745設(shè)計流程
746其他SoPC及軟件開發(fā)平臺
75設(shè)計舉例
751設(shè)計要求
752運行Quartus Prime并新建
設(shè)計工程
753創(chuàng)建一個新的Platform Designer
系統(tǒng)
754在Platform Designer中定義
Nios Ⅱ系統(tǒng)
755在Platform Designer中生成
Nios Ⅱ系統(tǒng)
756將Nios Ⅱ系統(tǒng)集成到Quartus
Prime 工程中
757用Nios Ⅱ SBT for Eclipse
開發(fā)軟件
習(xí)題7
第8章實驗選題與設(shè)計實例
81高速并行乘法器
811算法設(shè)計和結(jié)構(gòu)選擇
812設(shè)計輸入
813邏輯仿真
82十字路口交通管理器
821交通管理器的功能
822系統(tǒng)算法設(shè)計
823設(shè)計輸入
824邏輯仿真
83九九乘法表
831系統(tǒng)功能和技術(shù)指標(biāo)
832算法設(shè)計
833數(shù)據(jù)處理單元的實現(xiàn)
834設(shè)計輸入
835系統(tǒng)的功能仿真
84先進先出堆棧（FＩFＯ）
841FＩFＯ的功能
842算法設(shè)計和邏輯框圖
843數(shù)據(jù)處理單元和控制器的設(shè)計
844設(shè)計輸入
845用Verilog HDL進行設(shè)計
846仿真驗證
85UART接口
851UART組成與幀格式
852頂層模塊的描述
853發(fā)送模塊設(shè)計
854接收模塊設(shè)計
855仿真驗證
86SPI總線接口
861SPI總線通信原理
862SPI總線接口設(shè)計
863關(guān)鍵代碼分析
864仿真驗證
87I2C總線接口
871I2C總線通信原理
872I2C主機接口設(shè)計要點
873I2C總線接口設(shè)計與仿真
88FＩR有限沖激響應(yīng)濾波器
881FIR結(jié)構(gòu)簡介
882設(shè)計方案和算法結(jié)構(gòu)
883模塊組成
884FIR濾波器的擴展應(yīng)用
885設(shè)計輸入
886設(shè)計驗證
89串行神經(jīng)網(wǎng)絡(luò)
891神經(jīng)網(wǎng)絡(luò)的基本結(jié)構(gòu)
892神經(jīng)網(wǎng)絡(luò)設(shè)計
893關(guān)鍵代碼分析
894串行神經(jīng)元仿真驗證
810RISC處理器
8101MIPS簡單處理器結(jié)構(gòu)
8102MIPS指令簡介
8103單周期RISC處理器設(shè)計
8104仿真驗證
參考文獻
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數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用(第4版) 作者簡介

臧春華，南京航空航天大學(xué)電子信息學(xué)院，教授，負(fù)責(zé)模擬電子技術(shù)、數(shù)字電子技術(shù)等課程的教學(xué)工作，主編《數(shù)字系統(tǒng)設(shè)計與PLD應(yīng)用》教材。

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