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FPGA設(shè)計與Verilog HDL實(shí)現(xiàn)/王金明 版權(quán)信息
- ISBN：9787121387661
- 條形碼：9787121387661 ; 978-7-121-38766-1
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
FPGA設(shè)計與Verilog HDL實(shí)現(xiàn)/王金明 本書特色
適讀人群 ：本書可作為電子、通信、微電子、信息、電路與系統(tǒng)、通信與信息系統(tǒng)及測控技術(shù)與儀器等專業(yè)本科生和研究生的教學(xué)用書，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員閱讀參考。本書根據(jù)EDA課程教學(xué)要求，以提高數(shù)字系統(tǒng)設(shè)計能力為目標(biāo)，系統(tǒng)闡述FPGA數(shù)字開發(fā)的相關(guān)知識，主要內(nèi)容包括EDA技術(shù)概述、FPGA/CPLD器件結(jié)構(gòu)、Verilog硬件描述語言及設(shè)計案例等。全書以Quartus Prime、ModelSim軟件為工具，以Verilog-1995和Verilog-2001語言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計為重點(diǎn)，通過諸多精選設(shè)計案例，系統(tǒng)闡述數(shù)字系統(tǒng)設(shè)計方法與設(shè)計思想，由淺入深地介紹Verilog工程開發(fā)的手段與技能。配套電子課件、程序代碼、習(xí)題參考答案等。
FPGA設(shè)計與Verilog HDL實(shí)現(xiàn)/王金明 內(nèi)容簡介
本書根據(jù)EDA課程教學(xué)要求，以提高數(shù)字系統(tǒng)設(shè)計能力為目標(biāo)，系統(tǒng)闡述FPGA數(shù)字開發(fā)的相關(guān)知識，主要內(nèi)容包括EDA技術(shù)概述、FPGA/CPLD器件結(jié)構(gòu)、Quartus Prime使用指南、Verilog設(shè)計初步、Verilog語言要素、Verilog語句語法、Verilog設(shè)計的層次與風(fēng)格、Verilog有限狀態(tài)機(jī)設(shè)計、Verilog驅(qū)動常用I/O外設(shè)、Verilog設(shè)計進(jìn)階、Verilog Test Bench仿真、Verilog設(shè)計實(shí)例等。全書以Quartus Prime、ModelSim軟件為工具，以Verilog-1995和Verilog-2001語言標(biāo)準(zhǔn)為依據(jù)，以可綜合的設(shè)計為重點(diǎn)，通過諸多精選設(shè)計案例，系統(tǒng)闡述數(shù)字系統(tǒng)設(shè)計方法與設(shè)計思想，由淺入深地介紹Verilog工程開發(fā)的手段與技能。本書著眼于實(shí)用，緊密聯(lián)系教學(xué)科研實(shí)際，實(shí)例豐富，配套電子課件、程序代碼等。
FPGA設(shè)計與Verilog HDL實(shí)現(xiàn)/王金明 目錄
第1章 EDA技術(shù)概述 001
1．1 EDA技術(shù)及其發(fā)展 002
1．2 Top-down設(shè)計與IP核復(fù)用 004
1．2．1 Top-down設(shè)計 004
1．2．2 Bottom-up設(shè)計 005
1．2．3 IP復(fù)用技術(shù)與SoC 005
1．3 數(shù)字設(shè)計的流程 006
1．3．1 設(shè)計輸入 007
1．3．2 綜合 007
1．3．3 布局布線 008
1．3．4 仿真 008
1．3．5 編程配置 009
1．4 常用的EDA工具軟件 009
1．5 EDA技術(shù)的發(fā)展趨勢 012
習(xí)題1 013
第2章 FPGA/CPLD器件 014
2．1 PLD器件概述 015
2．1．1 PLD器件的發(fā)展歷程 015
2．1．2 PLD器件的分類 015
2．2 PLD的基本原理與結(jié)構(gòu) 017
2．2．1 PLD器件的基本結(jié)構(gòu) 017
2．2．2 PLD電路的表示方法 018
2．3 低密度PLD的原理與結(jié)構(gòu) 019
2．4 CPLD的原理與結(jié)構(gòu) 023
2．4．1 宏單元結(jié)構(gòu) 023
2．4．2 典型CPLD的結(jié)構(gòu) 024
2．5 FPGA的原理與結(jié)構(gòu) 025
2．5．1 查找表結(jié)構(gòu) 025
2．5．2 Cyclone IV器件結(jié)構(gòu) 027
2．6 FPGA/CPLD的編程元件 030
2．7 邊界掃描測試技術(shù) 033
2．8 FPGA/CPLD的編程與配置 035
2．8．1 在系統(tǒng)可編程 035
2．8．2 FPGA器件的配置 036
2．8．3 Cyclone IV器件的編程 037
2．9 Intel的FPGA/CPLD器件 040
2．10 FPGA/CPLD的發(fā)展趨勢 043
習(xí)題2 043
第3章 Quartus Prime使用指南 044
3．1 Quartus Prime原理圖設(shè)計 046
3．1．1 半加器原理圖設(shè)計輸入 046
3．1．2 1位全加器設(shè)計輸入 049
3．1．3 1位全加器的編譯 050
3．1．4 1位全加器的仿真 052
3．1．5 1位全加器的下載 055
3．1．6 配置數(shù)據(jù)固化與脫機(jī)運(yùn)行 059
3．2 基于IP核的設(shè)計 061
3．2．1 模24方向可控計數(shù)器 062
3．2．2 4×4無符號數(shù)乘法器 068
3．3 SignalTap II的使用方法 074
3．4 Quartus Prime的優(yōu)化設(shè)置與時序分析 078
習(xí)題3 082
第4章 Verilog設(shè)計初步 085
4．1 Verilog的歷史 086
4．2 Verilog模塊的結(jié)構(gòu) 086
4．3 Verilog基本組合電路設(shè)計 090
4．4 Verilog基本時序電路設(shè)計 092
習(xí)題4 095
第5章 Verilog語言要素 096
5．1 概述 097
5．2 常量 098
5．2．1 整數(shù)（Integer） 098
5．2．2 實(shí)數(shù)（Real） 099
5．2．3 字符串（Strings） 100
5．3 數(shù)據(jù)類型 101
5．3．1 net型 101
5．3．2 variable型 102
5．4 參數(shù) 103
5．4．1 參數(shù)parameter 103
5．4．2 Verilog-2001中的參數(shù)聲明 104
5．4．3 參數(shù)的傳遞 105
5．4．4 localparam 105
5．5 向量 106
5．6 運(yùn)算符 107
習(xí)題5 112
第6章 Verilog語句語法 113
6．1 過程語句 114
6．1．1 always過程語句 114
6．1．2 initial過程語句 118
6．2 塊語句 119
6．2．1 串行塊begin-end 119
6．3 賦值語句 119
6．3．1 持續(xù)賦值與過程賦值 119
6．2．2 并行塊fork-join 120
6．3．2 阻塞賦值與非阻塞賦值 122
6．4 條件語句 123
6．4．1 if-else語句 123
6．4．2 case語句 125
6．5 循環(huán)語句 128
6．5．1 for語句 129
6．5．2 repeat、while、forever語句 130
6．6 編譯指示語句 131
6．7 任務(wù)與函數(shù) 133
6．7．1 任務(wù)（task） 133
6．7．2 函數(shù)（function） 135
6．8 順序執(zhí)行與并發(fā)執(zhí)行 138
6．9 Verilog-2001語言標(biāo)準(zhǔn) 139
6．9．1 Verilog-2001改進(jìn)和增強(qiáng)的語法結(jié)構(gòu) 140
6．9．2 屬性及PLI接口 147
習(xí)題6 149
第7章 Verilog設(shè)計的層次與風(fēng)格 151
7．1 Verilog設(shè)計的層次 152
7．2 門級結(jié)構(gòu)描述 152
7．2．1 Verilog門元件 152
7．2．2 門級結(jié)構(gòu)描述 155
7．3 行為描述 155
7．4 數(shù)據(jù)流描述 156
7．5 不同描述風(fēng)格的設(shè)計 157
7．5．1 半加器設(shè)計 158
7．5．2 1位全加器設(shè)計 159
7．5．3 加法器的級連 160
7．6 多層次結(jié)構(gòu)電路的設(shè)計 161
7．6．1 模塊例化 161
7．6．2 用parameter進(jìn)行參數(shù)傳遞 163
7．6．3 用defparam進(jìn)行參數(shù)重載 165
7．7 基本組合電路設(shè)計 165
7．8 基本時序電路設(shè)計 169
7．9 三態(tài)邏輯設(shè)計 171
7．10 鎖相環(huán)模塊應(yīng)用 173
習(xí)題7 179
第8章 Verilog有限狀態(tài)機(jī)設(shè)計 180
8．1 有限狀態(tài)機(jī) 181
8．2 有限狀態(tài)機(jī)的Verilog描述 183
8．2．1 用三個always塊描述 183
8．2．2 用兩個過程描述 185
8．2．3 單過程描述方式 187
8．3 狀態(tài)編碼 188
8．3．1 常用的編碼方式 188
8．3．2 狀態(tài)編碼的定義 190
8．3．3 用屬性指定狀態(tài)編碼方式 192
8．4 有限狀態(tài)機(jī)設(shè)計要點(diǎn) 193
8．4．1 復(fù)位和起始狀態(tài)的選擇 193
8．4．2 多余狀態(tài)的處理 195
8．5 有限狀態(tài)機(jī)應(yīng)用實(shí)例 196
8．5．1 用有限狀態(tài)機(jī)控制流水燈 196
8．5．2 用有限狀態(tài)機(jī)控制A/D采樣 199
習(xí)題8 200
第9章 Verilog驅(qū)動常用I/O外設(shè) 202
9．1 4×4矩陣鍵盤 203
9．2 標(biāo)準(zhǔn)PS/2鍵盤 207
9．3 字符液晶 213
9．4 漢字圖形點(diǎn)陣液晶 220
9．5 VGA顯示器 226
9．6．1 VGA顯示原理與時序 226
9．6．2 VGA彩條信號發(fā)生器 228
9．6．3 VGA圖像顯示與控制 233
9．6 樂曲演奏電路 239
習(xí)題9 245
第10章 Verilog設(shè)計進(jìn)階 248
10．1 設(shè)計的可綜合性 249
10．2 流水線設(shè)計技術(shù) 251
10．3 資源共享 254
10．4 阻塞賦值與非阻塞賦值 256
10．5 加法器設(shè)計 259
10．5．1 行波進(jìn)位加法器 260
10．5．2 超前進(jìn)位加法器 261
10．5．3 流水線加法器 264
10．6 乘法器設(shè)計 265
10．6．1 并行乘法器 265
10．6．2 布斯乘法器 266
10．6．3 查找表乘法器 269
10．7 奇數(shù)分頻與小數(shù)分頻 269
10．7．1 奇數(shù)分頻 269
10．7．2 半整數(shù)分頻與小數(shù)分頻 270
習(xí)題10 275
第11章 Verilog Test Bench仿真 276
11．1 系統(tǒng)任務(wù)與系統(tǒng)函數(shù) 277
11．2 用戶自定義元件 281
11．2．1 組合電路UDP元件 281
11．2．2 時序邏輯UDP元件 283
11．3 延時模型的表示 284
11．3．1 時間標(biāo)尺定義`timescale 285
11．3．2 延時的表示與延時說明塊 285
11．4 Test Bench測試平臺 286
11．5 組合和時序電路的仿真 289
11．5．1 組合電路的仿真 289
11．5．2 時序電路的仿真 291
11．6 ModelSim SE仿真實(shí)例 292
11．6．1 圖形界面進(jìn)行功能仿真 293
11．6．2 命令行方式進(jìn)行功能仿真 296
11．6．3 時序仿真 297
習(xí)題11 299
第12章 Verilog設(shè)計實(shí)例 300
12．1 脈寬調(diào)制與步進(jìn)電機(jī)驅(qū)動 301
12．1．1 PWM信號 301
12．1．2 用PWM驅(qū)動蜂鳴器 302
12．1．3 用PWM驅(qū)動步進(jìn)電機(jī) 305
12．2 超聲波測距 309
12．3 整數(shù)開方運(yùn)算 313
12．4 Cordic算法及實(shí)現(xiàn) 317
12．4．1 Cordic算法及其原理 317
12．4．2 Cordic算法的實(shí)現(xiàn) 319
習(xí)題12 325
附錄A Verilog HDL（IEEE Std 1364-1995）關(guān)鍵字 326
附錄B Verilog HDL（IEEE Std 1364-2001）關(guān)鍵字 327
參考文獻(xiàn) 328
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FPGA設(shè)計與Verilog HDL實(shí)現(xiàn)/王金明 作者簡介
王金明，博士，副教授、碩士研究生導(dǎo)師。曾獲軍隊科技進(jìn)步一等獎1項(xiàng)，軍隊科技進(jìn)步二等獎3項(xiàng)，軍隊科技進(jìn)步三等獎5項(xiàng)，獲軍隊級教學(xué)成果二等獎1項(xiàng)；獲國家發(fā)明專利授權(quán)2項(xiàng)，獲軟件著作授權(quán)1項(xiàng)；發(fā)表論文80余篇，其中SCI、EI收錄30余篇；主編教材多部，并入選"十一五”國家級規(guī)劃教材和"十二五”國家級規(guī)劃教材；2013年獲軍隊院校育才獎銀獎；2014年由國家留學(xué)基金委資助，在美國威斯康星大學(xué)麥迪遜分校訪問研究1年；指導(dǎo)本科生參加全國大學(xué)生電子設(shè)計競賽，獲全國一等獎、二等獎多項(xiàng)。
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