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數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版
包郵 數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版
作者：杜勇
開本：
26cm
頁數(shù)：
18,404頁
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數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版 版權(quán)信息
- ISBN：9787121386435
- 條形碼：9787121386435 ; 978-7-121-38643-5
- 裝幀：平裝-膠訂
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版 本書特色
本書以Altera公司的FPGA為開發(fā)平臺，以MATLAB及Verilog HDL為開發(fā)工具，詳細闡述數(shù)字調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)原理、結(jié)構(gòu)、方法和仿真測試過程，并通過大量工程實例分析FPGA實現(xiàn)過程中的具體技術(shù)細節(jié)。主要內(nèi)容包括FPGA實現(xiàn)數(shù)字信號處理基礎(chǔ)、ASK調(diào)制解調(diào)、PSK調(diào)制解調(diào)、FSK調(diào)制解調(diào)、QAM調(diào)制解調(diào)以及擴頻通信等。本書思路清晰、語言流暢、分析透徹，在簡明闡述設(shè)計原理的基礎(chǔ)上，追求對工程實踐的指導(dǎo)性，力求使讀者在較短的時間內(nèi)掌握數(shù)字調(diào)制解調(diào)技術(shù)的FPGA設(shè)計的知識和技能。作者精心設(shè)計了與本書配套的FPGA開發(fā)板，詳細講解了工程實例的板載測試步驟及方法，形成了從理論到實踐的完整學(xué)習(xí)過程，可以有效加深讀者對調(diào)制解調(diào)技術(shù)的理解。本書的配套資料收錄了完整的MATLAB及Verilog HDL代碼，讀者可登錄華信教育資源網(wǎng)（www.hxedu.com.cn）免費注冊后下載。
數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版 內(nèi)容簡介
本書以Altera公司的FPGA為開發(fā)平臺，以MATLAB及Verilog HDL為開發(fā)工具，詳細闡述數(shù)字調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn)原理、結(jié)構(gòu)、方法和仿真測試過程，并通過大量工程實例分析FPGA實現(xiàn)過程中的具體技術(shù)細節(jié)。主要內(nèi)容包括FPGA實現(xiàn)數(shù)字信號處理基礎(chǔ)、ASK調(diào)制解調(diào)、PSK調(diào)制解調(diào)、FSK調(diào)制解調(diào)、QAM調(diào)制解調(diào)以及擴頻通信等。本書思路清晰、語言流暢、分析透徹，在簡明闡述設(shè)計原理的基礎(chǔ)上，追求對工程實踐的指導(dǎo)性，力求使讀者在較短的時間內(nèi)掌握數(shù)字調(diào)制解調(diào)技術(shù)的FPGA設(shè)計的知識和技能。作者精心設(shè)計了與本書配套的FPGA開發(fā)板，詳細講解了工程實例的板載測試步驟及方法，形成了從理論到實踐的完整學(xué)習(xí)過程，可以有效加深讀者對調(diào)制解調(diào)技術(shù)的理解。本書的配套資料收錄了完整的MATLAB及Verilog HDL代碼，讀者可登錄華信教育資源網(wǎng)(www.hxedu.com.cn)免費注冊后下載。
數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版 目錄
第1章 數(shù)字通信及FPGA概述 （1）
1.1 數(shù)字通信系統(tǒng)概述 （1）
1.1.1 數(shù)字通信的一般處理流程 （1）
1.1.2 本書討論的通信系統(tǒng)模型 （3）
1.1.3 數(shù)字通信的特點及優(yōu)勢 （4）
1.1.4 數(shù)字通信的發(fā)展概述 （6）
1.2 數(shù)字通信中的幾個基本概念 （7）
1.2.1 與頻譜相關(guān)的概念 （7）
1.2.2 帶寬的定義 （10）
1.2.3 采樣與頻譜搬移 （13）
1.2.4 噪聲與信噪比 （17）
1.3 FPGA的基礎(chǔ)知識 （18）
1.3.1 從晶體管到FPGA （18）
1.3.2 FPGA的發(fā)展趨勢 （21）
1.3.3 FPGA的組成結(jié)構(gòu) （22）
1.3.4 FPGA的工作原理 （27）
1.4 FPGA與其他處理平臺的比較 （29）
1.4.1 ASIC、DSP及ARM的特點 （29）
1.4.2 FPGA的特點及優(yōu)勢 （30）
1.5 Altera公司FPGA簡介 （31）
1.6 FPGA開發(fā)板CRD500 （33）
1.6.1 CRD500簡介 （33）
1.6.2 CRD500典型應(yīng)用 （35）
1.7 小結(jié) （36）
參考文獻 （36）
第2章 設(shè)計語言及環(huán)境介紹 （38）
2.1 HDL簡介 （38）
2.1.1 HDL的特點及優(yōu)勢 （38）
2.1.2 選擇VHDL還是Verilog HDL （39）
2.2 Verilog HDL基礎(chǔ) （40）
2.2.1 Verilog HDL的特點 （40）
2.2.2 Verilog HDL程序結(jié)構(gòu) （41）
2.3 FPGA開發(fā)工具及設(shè)計流程 （43）
2.3.1 Quartus II開發(fā)軟件 （43）
2.3.2 ModelSim仿真軟件 （46）
2.3.3 FPGA設(shè)計流程 （48）
2.4 MATLAB軟件 （50）
2.4.1 MATLAB簡介、工作界面和優(yōu)勢 （50）
2.4.2 MATLAB中常用的信號處理函數(shù) （53）
2.5 MATLAB與Quartus II的數(shù)據(jù)交換 （60）
2.6 小結(jié) （60）
參考文獻 （61）
第3章 FPGA實現(xiàn)數(shù)字信號處理基礎(chǔ) （62）
3.1 FPGA中數(shù)的表示 （62）
3.1.1 萊布尼茲與二進制 （62）
3.1.2 定點數(shù)表示 （63）
3.1.3 浮點數(shù)表示 （64）
3.2 FPGA中數(shù)的運算 （67）
3.2.1 加、減法運算 （67）
3.2.2 乘法運算 （70）
3.2.3 除法運算 （71）
3.2.4 有效數(shù)據(jù)位的計算 （71）
3.3 有限字長效應(yīng) （74）
3.3.1 有限字長效應(yīng)的產(chǎn)生原因 （74）
3.3.2 A/D轉(zhuǎn)換的有限字長效應(yīng) （75）
3.3.3 系統(tǒng)運算中的有限字長效應(yīng) （76）
3.4 FPGA中的常用處理模塊 （78）
3.4.1 加法器模塊 （78）
3.4.2 乘法器模塊 （80）
3.4.3 除法器模塊 （82）
3.4.4 浮點數(shù)運算模塊 （83）
3.5 小結(jié) （84）
參考文獻 （85）
第4章 濾波器的MATLAB與FPGA實現(xiàn) （86）
4.1 濾波器概述 （86）
4.1.1 濾波器的分類 （86）
4.1.2 濾波器的特征參數(shù) （88）
4.2 FIR濾波器與IIR濾波器的原理 （89）
4.2.1 FIR濾波器原理 （89）
4.2.2 IIR濾波器原理 （90）
4.2.3 IIR濾波器與FIR濾波器的比較 （90）
4.3 FIR濾波器的MATLAB設(shè)計 （91）
4.3.1 利用fir1函數(shù)設(shè)計FIR濾波器 （91）
4.3.2 利用kaiserord函數(shù)設(shè)計FIR濾波器 （94）
4.3.3 利用fir2函數(shù)設(shè)計FIR濾波器 （94）
4.3.4 利用firpm函數(shù)設(shè)計FIR濾波器 （96）
4.4 IIR濾波器的MATLAB設(shè)計 （98）
4.4.1 利用butter函數(shù)設(shè)計IIR濾波器 （98）
4.4.2 利用cheby1函數(shù)設(shè)計IIR濾波器 （99）
4.4.3 利用cheby2函數(shù)設(shè)計IIR濾波器 （100）
4.4.4 利用ellip函數(shù)設(shè)計IIR濾波器 （100）
4.4.5 利用yulewalk函數(shù)設(shè)計IIR濾波器 （101）
4.4.6 幾種濾波器設(shè)計函數(shù)的比較 （101）
4.5 FIR濾波器的FPGA實現(xiàn) （103）
4.5.1 FIR濾波器的實現(xiàn)結(jié)構(gòu) （103）
4.5.2 采用IP核實現(xiàn)FIR濾波器 （107）
4.5.3 MATLAB仿真測試數(shù)據(jù) （112）
4.5.4 仿真測試Verilog HDL的設(shè)計 （114）
4.5.5 FPGA實現(xiàn)后的仿真測試 （116）
4.6 IIR濾波器的FPGA實現(xiàn) （118）
4.6.1 IIR濾波器的結(jié)構(gòu)形式 （118）
4.6.2 級聯(lián)型結(jié)構(gòu)IIR濾波器的系數(shù)量化 （120）
4.6.3 級聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA實現(xiàn) （124）
4.6.4 FPGA實現(xiàn)后的仿真測試 （127）
4.7 IIR濾波器的板載測試 （128）
4.7.1 硬件接口電路 （128）
4.7.2 板載測試程序 （129）
4.7.3 板載測試驗證 （131）
4.8 小結(jié) （132）
參考文獻 （132）
第5章 ASK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （134）
5.1 ASK調(diào)制解調(diào)原理 （134）
5.1.1 ASK信號的產(chǎn)生 （134）
5.1.2 ASK信號的解調(diào) （136）
5.1.3 ASK解調(diào)的性能 （137）
5.1.4 多進制振幅調(diào)制 （138）
5.2 ASK信號的MATLAB仿真 （138）
5.3 ASK信號的FPGA實現(xiàn) （141）
5.3.1 FPGA實現(xiàn)模型及參數(shù)說明 （141）
5.3.2 ASK信號的Verilog HDL設(shè)計 （143）
5.3.3 FPGA實現(xiàn)ASK信號后的仿真測試 （144）
5.4 非相干解調(diào)法的MATLAB仿真 （146）
5.5 非相干解調(diào)法的FPGA實現(xiàn) （148）
5.5.1 非相干解調(diào)法的FPGA實現(xiàn)模型及參數(shù)說明 （148）
5.5.2 非相干解調(diào)法的Verilog HDL設(shè)計 （148）
5.5.3 FPGA實現(xiàn)非相干解調(diào)法后的仿真測試 （150）
5.6 符號判決門限的FPGA實現(xiàn) （151）
5.6.1 確定ASK解調(diào)信號的判決門限 （152）
5.6.2 判決門限模塊的Verilog HDL實現(xiàn) （152）
5.6.3 FPGA實現(xiàn)判決門限模塊后的仿真測試 （154）
5.7 位同步技術(shù)的FPGA實現(xiàn) （154）
5.7.1 位同步技術(shù)的工作原理 （154）
5.7.2 位同步模塊的Verilog HDL實現(xiàn) （157）
5.7.3 雙相時鐘信號的Verilog HDL實現(xiàn) （159）
5.7.4 微分鑒相模塊的Verilog HDL實現(xiàn) （160）
5.7.5 單穩(wěn)態(tài)觸發(fā)器的Verilog HDL實現(xiàn) （162）
5.7.6 控制分頻模塊的Verilog HDL實現(xiàn) （164）
5.7.7 FPGA實現(xiàn)及仿真測試 （165）
5.8 ASK信號解調(diào)系統(tǒng)的FPGA實現(xiàn)及仿真 （166）
5.8.1 解調(diào)系統(tǒng)的Verilog HDL實現(xiàn) （166）
5.8.2 完整系統(tǒng)的仿真測試 （168）
5.9 ASK調(diào)制解調(diào)系統(tǒng)的板載測試 （171）
5.9.1 硬件接口電路 （171）
5.9.2 板載測試程序 （171）
5.9.3 板載測試驗證 （174）
5.10 小結(jié) （175）
參考文獻 （176）
第6章 FSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （177）
6.1 FSK調(diào)制解調(diào)原理 （177）
6.1.1 2FSK信號的時域表示 （177）
6.1.2 相關(guān)系數(shù)與頻譜特性 （178）
6.1.3 非相干解調(diào)法的原理 （180）
6.1.4 相干解調(diào)法原理 （182）
6.1.5 解調(diào)方法的應(yīng)用條件分析 （183）
6.2 2FSK信號的MATLAB仿真 （184）
6.2.1 不同調(diào)制指數(shù)的2FSK信號仿真 （184）
6.2.2 2FSK信號非相干解調(diào)的仿真 （185）
6.2.3 2FSK信號相干解調(diào)的仿真 （191）
6.3 FSK信號的FPGA實現(xiàn) （194）
6.3.1 FSK信號的產(chǎn)生方法 （194）
6.3.2 2FSK信號的Verilog HDL實現(xiàn) （195）
6.3.3 FPGA實現(xiàn)后的仿真測試 （196）
6.4 2FSK信號解調(diào)的FPGA實現(xiàn) （197）
6.4.1 解調(diào)模型及參數(shù)設(shè)計 （197）
6.4.2 2FSK信號解調(diào)系統(tǒng)的Verilog HDL實現(xiàn) （198）
6.4.3 FPGA實現(xiàn)后的仿真測試 （203）
6.5 MSK信號的產(chǎn)生原理 （205）
6.5.1 MSK信號的時域特征 （205）
6.5.2 MSK信號的頻譜特性 （206）
6.5.3 MSK信號的產(chǎn)生方法 （207）
6.6 MSK信號的FPGA實現(xiàn) （209）
6.6.1 實例參數(shù)及模型設(shè)計 （209）
6.6.2 MSK信號的Verilog HDL實現(xiàn)及仿真 （210）
6.7 MSK信號的解調(diào)原理 （211）
6.7.1 延遲差分解調(diào)法 （211）
6.7.2 平方環(huán)相干解調(diào)法 （212）
6.8 MSK信號解調(diào)的MATLAB仿真 （214）
6.8.1 仿真模型及參數(shù)說明 （214）
6.8.2 MSK信號的平方環(huán)相干解調(diào)的MATLAB仿真 （214）
6.9 平方環(huán)的FPGA實現(xiàn) （217）
6.9.1 鎖相環(huán)的工作原理 （217）
6.9.2 平方環(huán)的工作原理 （220）
6.9.3 平方環(huán)性能參數(shù)設(shè)計 （221）
6.9.4 平方環(huán)的Verilog HDL設(shè)計 （223）
6.9.5 FPGA實現(xiàn)后的仿真測試 （227）
6.10 MSK信號解調(diào)的FPGA實現(xiàn) （228）
6.10.1 MSK信號解調(diào)環(huán)路參數(shù)設(shè)計 （228）
6.10.2 頂層模塊的Verilog HDL設(shè)計 （230）
6.10.3 脈沖成形及解調(diào)模塊的Verilog HDL設(shè)計 （234）
6.10.4 MSK信號解調(diào)環(huán)路FPGA實現(xiàn)后的仿真測試 （236）
6.11 2FSK調(diào)制解調(diào)的板載測試 （237）
6.11.1 硬件接口電路 （237）
6.11.2 板載測試程序 （238）
6.11.3 板載測試驗證 （239）
6.12 小結(jié) （240）
參考文獻 （241）
第7章 PSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （243）
7.1 DPSK調(diào)制解調(diào)原理 （243）
7.1.1 DPSK信號的調(diào)制原理 （243）
7.1.2 采用Costas環(huán)解調(diào)DPSK信號 （245）
7.1.3 DPSK調(diào)制解調(diào)的MATLAB仿真 （246）
7.2 DPSK信號解調(diào)的FPGA實現(xiàn) （249）
7.2.1 Costas環(huán)的參數(shù)設(shè)計 （249）
7.2.2 Costas環(huán)的Verilog HDL設(shè)計 （251）
7.2.3 FPGA實現(xiàn)后的仿真測試 （254）
7.3 DQPSK調(diào)制解調(diào)原理 （254）
7.3.1 QPSK調(diào)制原理 （254）
7.3.2 雙比特碼元的差分編/解碼原理 （256）
7.3.3 DQPSK信號的解調(diào)原理 （257）
7.3.4 DQPSK調(diào)制解調(diào)的MATLAB仿真 （260）
7.4 DQPSK信號的FPGA實現(xiàn) （264）
7.4.1 差分編/解碼的Verilog HDL設(shè)計 （264）
7.4.2 DQPSK信號的Verilog HDL設(shè)計 （267）
7.5 DQPSK信號解調(diào)的FPGA實現(xiàn) （272）
7.5.1 極性Costas環(huán)的Verilog HDL設(shè)計 （272）
7.5.2 FPGA實現(xiàn)后的仿真測試 （276）
7.5.3 跟蹤策略和解調(diào)性能 （277）
7.5.4 DQPSK信號解調(diào)系統(tǒng)的設(shè)計 （279）
7.5.5 DQPSK信號解調(diào)系統(tǒng)的仿真測試 （282）
7.6 ?/4 QPSK調(diào)制解調(diào)原理 （283）
7.6.1 ?/4 QPSK7
1.1 數(shù)字通信系統(tǒng)概述 （1）
1.1.1 數(shù)字通信的一般處理流程 （1）
1.1.2 本書討論的通信系統(tǒng)模型 （3）
1.1.3 數(shù)字通信的特點及優(yōu)勢 （4）
1.1.4 數(shù)字通信的發(fā)展概述 （6）
1.2 數(shù)字通信中的幾個基本概念 （7）
1.2.1 與頻譜相關(guān)的概念 （7）
1.2.2 帶寬的定義 （10）
1.2.3 采樣與頻譜搬移 （13）
1.2.4 噪聲與信噪比 （17）
1.3 FPGA的基礎(chǔ)知識 （18）
1.3.1 從晶體管到FPGA （18）
1.3.2 FPGA的發(fā)展趨勢 （21）
1.3.3 FPGA的組成結(jié)構(gòu) （22）
1.3.4 FPGA的工作原理 （27）
1.4 FPGA與其他處理平臺的比較 （29）
1.4.1 ASIC、DSP及ARM的特點 （29）
1.4.2 FPGA的特點及優(yōu)勢 （30）
1.5 Altera公司FPGA簡介 （31）
1.6 FPGA開發(fā)板CRD500 （33）
1.6.1 CRD500簡介 （33）
1.6.2 CRD500典型應(yīng)用 （35）
1.7 小結(jié) （36）
參考文獻 （36）
第2章 設(shè)計語言及環(huán)境介紹 （38）
2.1 HDL簡介 （38）
2.1.1 HDL的特點及優(yōu)勢 （38）
2.1.2 選擇VHDL還是Verilog HDL （39）
2.2 Verilog HDL基礎(chǔ) （40）
2.2.1 Verilog HDL的特點 （40）
2.2.2 Verilog HDL程序結(jié)構(gòu) （41）
2.3 FPGA開發(fā)工具及設(shè)計流程 （43）
2.3.1 Quartus II開發(fā)軟件 （43）
2.3.2 ModelSim仿真軟件 （46）
2.3.3 FPGA設(shè)計流程 （48）
2.4 MATLAB軟件 （50）
2.4.1 MATLAB簡介、工作界面和優(yōu)勢 （50）
2.4.2 MATLAB中常用的信號處理函數(shù) （53）
2.5 MATLAB與Quartus II的數(shù)據(jù)交換 （60）
2.6 小結(jié) （60）
參考文獻 （61）
第3章 FPGA實現(xiàn)數(shù)字信號處理基礎(chǔ) （62）
3.1 FPGA中數(shù)的表示 （62）
3.1.1 萊布尼茲與二進制 （62）
3.1.2 定點數(shù)表示 （63）
3.1.3 浮點數(shù)表示 （64）
3.2 FPGA中數(shù)的運算 （67）
3.2.1 加、減法運算 （67）
3.2.2 乘法運算 （70）
3.2.3 除法運算 （71）
3.2.4 有效數(shù)據(jù)位的計算 （71）
3.3 有限字長效應(yīng) （74）
3.3.1 有限字長效應(yīng)的產(chǎn)生原因 （74）
3.3.2 A/D轉(zhuǎn)換的有限字長效應(yīng) （75）
3.3.3 系統(tǒng)運算中的有限字長效應(yīng) （76）
3.4 FPGA中的常用處理模塊 （78）
3.4.1 加法器模塊 （78）
3.4.2 乘法器模塊 （80）
3.4.3 除法器模塊 （82）
3.4.4 浮點數(shù)運算模塊 （83）
3.5 小結(jié) （84）
參考文獻 （85）
第4章 濾波器的MATLAB與FPGA實現(xiàn) （86）
4.1 濾波器概述 （86）
4.1.1 濾波器的分類 （86）
4.1.2 濾波器的特征參數(shù) （88）
4.2 FIR濾波器與IIR濾波器的原理 （89）
4.2.1 FIR濾波器原理 （89）
4.2.2 IIR濾波器原理 （90）
4.2.3 IIR濾波器與FIR濾波器的比較 （90）
4.3 FIR濾波器的MATLAB設(shè)計 （91）
4.3.1 利用fir1函數(shù)設(shè)計FIR濾波器 （91）
4.3.2 利用kaiserord函數(shù)設(shè)計FIR濾波器 （94）
4.3.3 利用fir2函數(shù)設(shè)計FIR濾波器 （94）
4.3.4 利用firpm函數(shù)設(shè)計FIR濾波器 （96）
4.4 IIR濾波器的MATLAB設(shè)計 （98）
4.4.1 利用butter函數(shù)設(shè)計IIR濾波器 （98）
4.4.2 利用cheby1函數(shù)設(shè)計IIR濾波器 （99）
4.4.3 利用cheby2函數(shù)設(shè)計IIR濾波器 （100）
4.4.4 利用ellip函數(shù)設(shè)計IIR濾波器 （100）
4.4.5 利用yulewalk函數(shù)設(shè)計IIR濾波器 （101）
4.4.6 幾種濾波器設(shè)計函數(shù)的比較 （101）
4.5 FIR濾波器的FPGA實現(xiàn) （103）
4.5.1 FIR濾波器的實現(xiàn)結(jié)構(gòu) （103）
4.5.2 采用IP核實現(xiàn)FIR濾波器 （107）
4.5.3 MATLAB仿真測試數(shù)據(jù) （112）
4.5.4 仿真測試Verilog HDL的設(shè)計 （114）
4.5.5 FPGA實現(xiàn)后的仿真測試 （116）
4.6 IIR濾波器的FPGA實現(xiàn) （118）
4.6.1 IIR濾波器的結(jié)構(gòu)形式 （118）
4.6.2 級聯(lián)型結(jié)構(gòu)IIR濾波器的系數(shù)量化 （120）
4.6.3 級聯(lián)型結(jié)構(gòu)IIR濾波器的FPGA實現(xiàn) （124）
4.6.4 FPGA實現(xiàn)后的仿真測試 （127）
4.7 IIR濾波器的板載測試 （128）
4.7.1 硬件接口電路 （128）
4.7.2 板載測試程序 （129）
4.7.3 板載測試驗證 （131）
4.8 小結(jié) （132）
參考文獻 （132）
第5章 ASK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （134）
5.1 ASK調(diào)制解調(diào)原理 （134）
5.1.1 ASK信號的產(chǎn)生 （134）
5.1.2 ASK信號的解調(diào) （136）
5.1.3 ASK解調(diào)的性能 （137）
5.1.4 多進制振幅調(diào)制 （138）
5.2 ASK信號的MATLAB仿真 （138）
5.3 ASK信號的FPGA實現(xiàn) （141）
5.3.1 FPGA實現(xiàn)模型及參數(shù)說明 （141）
5.3.2 ASK信號的Verilog HDL設(shè)計 （143）
5.3.3 FPGA實現(xiàn)ASK信號后的仿真測試 （144）
5.4 非相干解調(diào)法的MATLAB仿真 （146）
5.5 非相干解調(diào)法的FPGA實現(xiàn) （148）
5.5.1 非相干解調(diào)法的FPGA實現(xiàn)模型及參數(shù)說明 （148）
5.5.2 非相干解調(diào)法的Verilog HDL設(shè)計 （148）
5.5.3 FPGA實現(xiàn)非相干解調(diào)法后的仿真測試 （150）
5.6 符號判決門限的FPGA實現(xiàn) （151）
5.6.1 確定ASK解調(diào)信號的判決門限 （152）
5.6.2 判決門限模塊的Verilog HDL實現(xiàn) （152）
5.6.3 FPGA實現(xiàn)判決門限模塊后的仿真測試 （154）
5.7 位同步技術(shù)的FPGA實現(xiàn) （154）
5.7.1 位同步技術(shù)的工作原理 （154）
5.7.2 位同步模塊的Verilog HDL實現(xiàn) （157）
5.7.3 雙相時鐘信號的Verilog HDL實現(xiàn) （159）
5.7.4 微分鑒相模塊的Verilog HDL實現(xiàn) （160）
5.7.5 單穩(wěn)態(tài)觸發(fā)器的Verilog HDL實現(xiàn) （162）
5.7.6 控制分頻模塊的Verilog HDL實現(xiàn) （164）
5.7.7 FPGA實現(xiàn)及仿真測試 （165）
5.8 ASK信號解調(diào)系統(tǒng)的FPGA實現(xiàn)及仿真 （166）
5.8.1 解調(diào)系統(tǒng)的Verilog HDL實現(xiàn) （166）
5.8.2 完整系統(tǒng)的仿真測試 （168）
5.9 ASK調(diào)制解調(diào)系統(tǒng)的板載測試 （171）
5.9.1 硬件接口電路 （171）
5.9.2 板載測試程序 （171）
5.9.3 板載測試驗證 （174）
5.10 小結(jié) （175）
參考文獻 （176）
第6章 FSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （177）
6.1 FSK調(diào)制解調(diào)原理 （177）
6.1.1 2FSK信號的時域表示 （177）
6.1.2 相關(guān)系數(shù)與頻譜特性 （178）
6.1.3 非相干解調(diào)法的原理 （180）
6.1.4 相干解調(diào)法原理 （182）
6.1.5 解調(diào)方法的應(yīng)用條件分析 （183）
6.2 2FSK信號的MATLAB仿真 （184）
6.2.1 不同調(diào)制指數(shù)的2FSK信號仿真 （184）
6.2.2 2FSK信號非相干解調(diào)的仿真 （185）
6.2.3 2FSK信號相干解調(diào)的仿真 （191）
6.3 FSK信號的FPGA實現(xiàn) （194）
6.3.1 FSK信號的產(chǎn)生方法 （194）
6.3.2 2FSK信號的Verilog HDL實現(xiàn) （195）
6.3.3 FPGA實現(xiàn)后的仿真測試 （196）
6.4 2FSK信號解調(diào)的FPGA實現(xiàn) （197）
6.4.1 解調(diào)模型及參數(shù)設(shè)計 （197）
6.4.2 2FSK信號解調(diào)系統(tǒng)的Verilog HDL實現(xiàn) （198）
6.4.3 FPGA實現(xiàn)后的仿真測試 （203）
6.5 MSK信號的產(chǎn)生原理 （205）
6.5.1 MSK信號的時域特征 （205）
6.5.2 MSK信號的頻譜特性 （206）
6.5.3 MSK信號的產(chǎn)生方法 （207）
6.6 MSK信號的FPGA實現(xiàn) （209）
6.6.1 實例參數(shù)及模型設(shè)計 （209）
6.6.2 MSK信號的Verilog HDL實現(xiàn)及仿真 （210）
6.7 MSK信號的解調(diào)原理 （211）
6.7.1 延遲差分解調(diào)法 （211）
6.7.2 平方環(huán)相干解調(diào)法 （212）
6.8 MSK信號解調(diào)的MATLAB仿真 （214）
6.8.1 仿真模型及參數(shù)說明 （214）
6.8.2 MSK信號的平方環(huán)相干解調(diào)的MATLAB仿真 （214）
6.9 平方環(huán)的FPGA實現(xiàn) （217）
6.9.1 鎖相環(huán)的工作原理 （217）
6.9.2 平方環(huán)的工作原理 （220）
6.9.3 平方環(huán)性能參數(shù)設(shè)計 （221）
6.9.4 平方環(huán)的Verilog HDL設(shè)計 （223）
6.9.5 FPGA實現(xiàn)后的仿真測試 （227）
6.10 MSK信號解調(diào)的FPGA實現(xiàn) （228）
6.10.1 MSK信號解調(diào)環(huán)路參數(shù)設(shè)計 （228）
6.10.2 頂層模塊的Verilog HDL設(shè)計 （230）
6.10.3 脈沖成形及解調(diào)模塊的Verilog HDL設(shè)計 （234）
6.10.4 MSK信號解調(diào)環(huán)路FPGA實現(xiàn)后的仿真測試 （236）
6.11 2FSK調(diào)制解調(diào)的板載測試 （237）
6.11.1 硬件接口電路 （237）
6.11.2 板載測試程序 （238）
6.11.3 板載測試驗證 （239）
6.12 小結(jié) （240）
參考文獻 （241）
第7章 PSK調(diào)制解調(diào)技術(shù)的FPGA實現(xiàn) （243）
7.1 DPSK調(diào)制解調(diào)原理 （243）
7.1.1 DPSK信號的調(diào)制原理 （243）
7.1.2 采用Costas環(huán)解調(diào)DPSK信號 （245）
7.1.3 DPSK調(diào)制解調(diào)的MATLAB仿真 （246）
7.2 DPSK信號解調(diào)的FPGA實現(xiàn) （249）
7.2.1 Costas環(huán)的參數(shù)設(shè)計 （249）
7.2.2 Costas環(huán)的Verilog HDL設(shè)計 （251）
7.2.3 FPGA實現(xiàn)后的仿真測試 （254）
7.3 DQPSK調(diào)制解調(diào)原理 （254）
7.3.1 QPSK調(diào)制原理 （254）
7.3.2 雙比特碼元的差分編/解碼原理 （256）
7.3.3 DQPSK信號的解調(diào)原理 （257）
7.3.4 DQPSK調(diào)制解調(diào)的MATLAB仿真 （260）
7.4 DQPSK信號的FPGA實現(xiàn) （264）
7.4.1 差分編/解碼的Verilog HDL設(shè)計 （264）
7.4.2 DQPSK信號的Verilog HDL設(shè)計 （267）
7.5 DQPSK信號解調(diào)的FPGA實現(xiàn) （272）
7.5.1 極性Costas環(huán)的Verilog HDL設(shè)計 （272）
7.5.2 FPGA實現(xiàn)后的仿真測試 （276）
7.5.3 跟蹤策略和解調(diào)性能 （277）
7.5.4 DQPSK信號解調(diào)系統(tǒng)的設(shè)計 （279）
7.5.5 DQPSK信號解調(diào)系統(tǒng)的仿真測試 （282）
7.6 ?/4 QPSK調(diào)制解調(diào)原理 （283）
7.6.1 ?/4 QPSK7
展開全部
數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn):Altera/Verilog版 作者簡介
杜勇，四川省廣安市人，高級工程師。1999年于湖南大學(xué)獲電子工程專業(yè)學(xué)士學(xué)位，2005年于國防科技大學(xué)獲信息與通信工程專業(yè)碩士學(xué)位。主要從事數(shù)字信號處理、無線通信以及FPGA應(yīng)用技術(shù)研究。發(fā)表學(xué)術(shù)論文十余篇，出版《數(shù)字濾波器的MATLAB與FPGA實現(xiàn)（第2版）》、《數(shù)字通信同步技術(shù)的MATLAB與FPGA實現(xiàn)》、《數(shù)字調(diào)制解調(diào)技術(shù)的MATLAB與FPGA實現(xiàn)》等多部著作。
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