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數(shù)字邏輯 版權(quán)信息
- ISBN：9787312026041
- 條形碼：9787312026041 ; 978-7-312-02604-1
- 裝幀：平裝-膠訂
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
數(shù)字邏輯 內(nèi)容簡介
數(shù)字邏輯電路的分析和設(shè)計方法，主要內(nèi)容包括數(shù)字電路基本概念、數(shù)制和碼制、邏輯代數(shù)基礎(chǔ)、邏輯函數(shù)的建立和化簡、基本門電路、組合邏輯電路的分析與設(shè)計、觸發(fā)器、時序邏輯電路的分析與設(shè)計、常用中規(guī)模邏輯器件的應(yīng)用、PLD邏輯器件、脈沖的產(chǎn)生與整形等，通過實例介紹了HDL語言及數(shù)字系統(tǒng)設(shè)計方法。
本教材內(nèi)容由淺入深，適用于高等院校計算機類專業(yè)“數(shù)字邏輯”課程，亦可供從事自動化、通信、儀器儀表等電子工程領(lǐng)域的科研和工程技術(shù)人員參考。
數(shù)字邏輯 目錄
前言
第1章 數(shù)字邏輯電路基礎(chǔ)
1.1 數(shù)字系統(tǒng)基本概念
1.1.1 數(shù)字信號
1.1.2 數(shù)字電路
1.1.3 數(shù)字系統(tǒng)
1.1.4 數(shù)字系統(tǒng)中的兩種運算類型
1.1.5 數(shù)字邏輯電路研究的主要問題
1.2 數(shù)制與編碼
1.2.1 數(shù)制
1.2.2 數(shù)制轉(zhuǎn)換
1.2.3 真值與機器數(shù)
1.2.4 常用編碼
1.3 邏輯代數(shù)及其運算規(guī)則
1.3.1 三種基本邏輯
1.3.2 邏輯運算
1.3.3 邏輯代數(shù)基本定律和規(guī)則
1.4 邏輯函數(shù)的建立及其表示方法
1.4.1 邏輯函數(shù)的建立
1.4.2 邏輯函數(shù)的表示方法及其轉(zhuǎn)換
1.4.3 邏輯函數(shù)的標(biāo)準(zhǔn)形式
1.5 邏輯函數(shù)的化簡
1.5.1 邏輯函數(shù)的簡形式
1.5.2 邏輯函數(shù)的公式法化簡
1.5.3 邏輯函數(shù)的卡諾圖化簡
1.5.4 具有任意項的邏輯函數(shù)的化簡
1.5.5 多輸出邏輯函數(shù)的化簡
1.6 門電路
1.6.1 分立元件門電路
1.6.2 TTL集成門電路
1.6.3 CMOS門電路
1.6.4 門電路使用注意事項
1.6.5 數(shù)字電路接口技術(shù)
習(xí)題
第2章 組合邏輯電路
2.1 組合邏輯電路分析
2.2 組合邏輯電路設(shè)計
2.2.1 組合邏輯電路設(shè)計舉例
2.2.2 輸入不提供反變量的組合邏輯電路設(shè)計
2.3 編碼器和譯碼器
2.3.1 編碼器
2.3.2 譯碼器
2.4.其他常用的組合邏輯器件
2.4.1 全加器：
2.4.2 數(shù)字比較器
2.4.3 數(shù)據(jù)選擇器
2.4.4 奇偶校驗器
2.5 采用中規(guī)模邏輯器件實現(xiàn)組合邏輯函數(shù)
2.5.1 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)
2.5.2 用其他中規(guī)模邏輯器件實現(xiàn)組合邏輯電路
2.6 組合邏輯的冒險現(xiàn)象
2.6.1 冒險現(xiàn)象的定義
2.6.2 冒險現(xiàn)象的避免
習(xí)題
第3章 時序邏輯電路
3.1 時序邏輯電路概述
3.1.1 時序邏輯電路的結(jié)構(gòu)
3.1.2 時序邏輯電路的分類
3.1.3 同步時序邏輯電路的描述方法
3.2 基本時序電路
3.2.1 R-S觸發(fā)器
3.2.2 D觸發(fā)器
3.2.3 J-K觸發(fā)器
3.2.4 T觸發(fā)器
3.2.5 觸發(fā)器的功能變換
3.3 同步時序邏輯電路的分析
3.3.1 同步時序邏輯電路的分析方法
3.3.2 同步時序邏輯電路的分析舉例
3.4 同步時序邏輯電路的設(shè)計
3.4.1 建立原始狀態(tài)表
3.4.2 狀態(tài)化簡
3.4.3 狀態(tài)分配
3.4.4 確定激勵函數(shù)和輸出函數(shù)
3.4.5 設(shè)計舉例
3.5 寄存器
3.5.1 數(shù)碼寄存器
3.5.2 移位寄存器
3.6 計數(shù)器
3.6.1 同步計數(shù)器的分析與設(shè)計
3.6.2 異步計數(shù)器的分析與設(shè)計
3.6.3 采用MSI實現(xiàn)任意模值計數(shù)器
3.7 脈沖異步時序電路的分析：
3.8 脈沖異步時序電路的設(shè)計
3.9 異步時序電路中的冒險
3.9.1 異步時序邏輯電路中的冒險
3.9.2 異步時序邏輯電路中的競爭
習(xí)題
第4章 可編程邏輯器件
4.1 概述
4.1.1 引言
4.1.2 PLD的發(fā)展
4.1.3 PLD的一般結(jié)構(gòu)
4.1.4 PLD的電路表示法
4.1.5 PLD的分類
4.2 低密度可編程邏輯器件
4.2.1 可編程只讀存儲器PROM
4.2.2 可編程邏輯陣列PLA
4.2.3 可編程陣列邏輯PAL.
4.2.4 通用陣列邏輯GAL
4.3 高密度可編程邏輯器件
4.3.1 復(fù)雜的可編程邏輯器件（CPLD）
4.3.2 現(xiàn)場可編程門陣列（FPGA）
4.3.3 FPGA／CPLD開發(fā)應(yīng)用選擇
4.4 先進的編程和測試技術(shù)
4.4.1 在系統(tǒng)編程技術(shù)
4.4.2 邊界掃描測試技術(shù)
4.4.3 應(yīng)用于FPGA／CPLD的EDA開發(fā)流程
習(xí)題
第5章 脈沖波形的產(chǎn)生與整形
5.1 脈沖信號和脈沖電路
5.1.1 脈沖信號
5.1.2 脈沖電路
5.2 脈沖波形發(fā)生器及整形電路
5.2.1 單穩(wěn)態(tài)觸發(fā)器
5.2.2 施密特觸發(fā)器
5.2.3 多諧振蕩器
5.3 集成555定時器
5.3.1 集成555定時器的工作原理
5.3.2 集成555定時器的應(yīng)用
習(xí)題
第6章 數(shù)字系統(tǒng)設(shè)計
6.1 數(shù)字系統(tǒng)設(shè)計概述
6.1.1 數(shù)字系統(tǒng)的基本組成
6.1.2 數(shù)字系統(tǒng)的設(shè)計方法
6.1.3 數(shù)字系統(tǒng)的設(shè)計方式
6.1.4 數(shù)字系統(tǒng)的實現(xiàn)
6.2 數(shù)字系統(tǒng)設(shè)計的描述工具
6.2.1 算法狀態(tài)機（ASM）圖
6.2.2 寄存器傳輸語言RTL
6.3 數(shù)字系統(tǒng)設(shè)計實例
6.3.1 簡易數(shù)字頻率計的設(shè)計
6.3.2 數(shù)字鐘的設(shè)計
6.3.3 交通信號燈控制器的設(shè)計
習(xí)題
第7章 硬件描述語言基礎(chǔ)
7.1 硬件描述語言概述
7.2 VHDL簡介
7.2.1 VHDL概述
7.2.2 認(rèn)識VHDL程序
7.3 VerilogHDL簡介
7.3.1 VerilogHDL概述
7.3.2 認(rèn)識VerilogHDL程序
7.4 其他硬件描述語言
7.4.1 ABEL-HDL簡介
7.4.2 AHDL簡介
7.5 使用HDL的開發(fā)流程
7.6 主要EDA平臺對HDL的支持
7.6.1 Max PlusⅡ
7.6.2 QuartusⅡ
7.6.3 Foundataion和ISE
7.6.4 ispDesignEXPERT和ispLEVER
習(xí)題
附錄 部分集成芯片管腳圖及其說明
參考文獻
第1章 數(shù)字邏輯電路基礎(chǔ)
1.1 數(shù)字系統(tǒng)基本概念
1.1.1 數(shù)字信號
1.1.2 數(shù)字電路
1.1.3 數(shù)字系統(tǒng)
1.1.4 數(shù)字系統(tǒng)中的兩種運算類型
1.1.5 數(shù)字邏輯電路研究的主要問題
1.2 數(shù)制與編碼
1.2.1 數(shù)制
1.2.2 數(shù)制轉(zhuǎn)換
1.2.3 真值與機器數(shù)
1.2.4 常用編碼
1.3 邏輯代數(shù)及其運算規(guī)則
1.3.1 三種基本邏輯
1.3.2 邏輯運算
1.3.3 邏輯代數(shù)基本定律和規(guī)則
1.4 邏輯函數(shù)的建立及其表示方法
1.4.1 邏輯函數(shù)的建立
1.4.2 邏輯函數(shù)的表示方法及其轉(zhuǎn)換
1.4.3 邏輯函數(shù)的標(biāo)準(zhǔn)形式
1.5 邏輯函數(shù)的化簡
1.5.1 邏輯函數(shù)的簡形式
1.5.2 邏輯函數(shù)的公式法化簡
1.5.3 邏輯函數(shù)的卡諾圖化簡
1.5.4 具有任意項的邏輯函數(shù)的化簡
1.5.5 多輸出邏輯函數(shù)的化簡
1.6 門電路
1.6.1 分立元件門電路
1.6.2 TTL集成門電路
1.6.3 CMOS門電路
1.6.4 門電路使用注意事項
1.6.5 數(shù)字電路接口技術(shù)
習(xí)題
第2章 組合邏輯電路
2.1 組合邏輯電路分析
2.2 組合邏輯電路設(shè)計
2.2.1 組合邏輯電路設(shè)計舉例
2.2.2 輸入不提供反變量的組合邏輯電路設(shè)計
2.3 編碼器和譯碼器
2.3.1 編碼器
2.3.2 譯碼器
2.4.其他常用的組合邏輯器件
2.4.1 全加器：
2.4.2 數(shù)字比較器
2.4.3 數(shù)據(jù)選擇器
2.4.4 奇偶校驗器
2.5 采用中規(guī)模邏輯器件實現(xiàn)組合邏輯函數(shù)
2.5.1 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)
2.5.2 用其他中規(guī)模邏輯器件實現(xiàn)組合邏輯電路
2.6 組合邏輯的冒險現(xiàn)象
2.6.1 冒險現(xiàn)象的定義
2.6.2 冒險現(xiàn)象的避免
習(xí)題
第3章 時序邏輯電路
3.1 時序邏輯電路概述
3.1.1 時序邏輯電路的結(jié)構(gòu)
3.1.2 時序邏輯電路的分類
3.1.3 同步時序邏輯電路的描述方法
3.2 基本時序電路
3.2.1 R-S觸發(fā)器
3.2.2 D觸發(fā)器
3.2.3 J-K觸發(fā)器
3.2.4 T觸發(fā)器
3.2.5 觸發(fā)器的功能變換
3.3 同步時序邏輯電路的分析
3.3.1 同步時序邏輯電路的分析方法
3.3.2 同步時序邏輯電路的分析舉例
3.4 同步時序邏輯電路的設(shè)計
3.4.1 建立原始狀態(tài)表
3.4.2 狀態(tài)化簡
3.4.3 狀態(tài)分配
3.4.4 確定激勵函數(shù)和輸出函數(shù)
3.4.5 設(shè)計舉例
3.5 寄存器
3.5.1 數(shù)碼寄存器
3.5.2 移位寄存器
3.6 計數(shù)器
3.6.1 同步計數(shù)器的分析與設(shè)計
3.6.2 異步計數(shù)器的分析與設(shè)計
3.6.3 采用MSI實現(xiàn)任意模值計數(shù)器
3.7 脈沖異步時序電路的分析：
3.8 脈沖異步時序電路的設(shè)計
3.9 異步時序電路中的冒險
3.9.1 異步時序邏輯電路中的冒險
3.9.2 異步時序邏輯電路中的競爭
習(xí)題
第4章 可編程邏輯器件
4.1 概述
4.1.1 引言
4.1.2 PLD的發(fā)展
4.1.3 PLD的一般結(jié)構(gòu)
4.1.4 PLD的電路表示法
4.1.5 PLD的分類
4.2 低密度可編程邏輯器件
4.2.1 可編程只讀存儲器PROM
4.2.2 可編程邏輯陣列PLA
4.2.3 可編程陣列邏輯PAL.
4.2.4 通用陣列邏輯GAL
4.3 高密度可編程邏輯器件
4.3.1 復(fù)雜的可編程邏輯器件（CPLD）
4.3.2 現(xiàn)場可編程門陣列（FPGA）
4.3.3 FPGA／CPLD開發(fā)應(yīng)用選擇
4.4 先進的編程和測試技術(shù)
4.4.1 在系統(tǒng)編程技術(shù)
4.4.2 邊界掃描測試技術(shù)
4.4.3 應(yīng)用于FPGA／CPLD的EDA開發(fā)流程
習(xí)題
第5章 脈沖波形的產(chǎn)生與整形
5.1 脈沖信號和脈沖電路
5.1.1 脈沖信號
5.1.2 脈沖電路
5.2 脈沖波形發(fā)生器及整形電路
5.2.1 單穩(wěn)態(tài)觸發(fā)器
5.2.2 施密特觸發(fā)器
5.2.3 多諧振蕩器
5.3 集成555定時器
5.3.1 集成555定時器的工作原理
5.3.2 集成555定時器的應(yīng)用
習(xí)題
第6章 數(shù)字系統(tǒng)設(shè)計
6.1 數(shù)字系統(tǒng)設(shè)計概述
6.1.1 數(shù)字系統(tǒng)的基本組成
6.1.2 數(shù)字系統(tǒng)的設(shè)計方法
6.1.3 數(shù)字系統(tǒng)的設(shè)計方式
6.1.4 數(shù)字系統(tǒng)的實現(xiàn)
6.2 數(shù)字系統(tǒng)設(shè)計的描述工具
6.2.1 算法狀態(tài)機（ASM）圖
6.2.2 寄存器傳輸語言RTL
6.3 數(shù)字系統(tǒng)設(shè)計實例
6.3.1 簡易數(shù)字頻率計的設(shè)計
6.3.2 數(shù)字鐘的設(shè)計
6.3.3 交通信號燈控制器的設(shè)計
習(xí)題
第7章 硬件描述語言基礎(chǔ)
7.1 硬件描述語言概述
7.2 VHDL簡介
7.2.1 VHDL概述
7.2.2 認(rèn)識VHDL程序
7.3 VerilogHDL簡介
7.3.1 VerilogHDL概述
7.3.2 認(rèn)識VerilogHDL程序
7.4 其他硬件描述語言
7.4.1 ABEL-HDL簡介
7.4.2 AHDL簡介
7.5 使用HDL的開發(fā)流程
7.6 主要EDA平臺對HDL的支持
7.6.1 Max PlusⅡ
7.6.2 QuartusⅡ
7.6.3 Foundataion和ISE
7.6.4 ispDesignEXPERT和ispLEVER
習(xí)題
附錄 部分集成芯片管腳圖及其說明
參考文獻
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