Ŀ�Contents

��1�º���1
1.1EDA���g����1
1.2Ӳ�������Z�Ժ���2
1.3EDA�����_�l���ߺ���3
1.3.1EDA�_�l���ߵķ��3
1.3.2EDA�����_�l����ܛ����ɵĹ���4
1.3.3Quartus �� EDA�����_�l���ߺ���4
1.3.4Quartus Prime ����5
1.3.5ModelSim����5
1.3.6Synplify����5
1.4EDA���̵��OӋ���̽�B6
1.4.1EDA���̵����w�OӋ����6
1.4.2�OӋ�ʂ��A��6
1.4.3�OӋݔ���A��6
1.4.4�OӋ̎���A��7
1.4.5�OӋ��C�A��7
1.4.6���������A��7
1.5EDA/SOPC����_�lϵ�y��B8
��2��ϵ�yģ�K��B10
2.1���İ��ģ�K��B10
2.1.1FPGA10
2.1.2SRAM11
2.1.3SDRAM12
2.1.4Nor Flash13
2.1.5Nand Flash14
2.1.6RS232ģ�K14��EDA���g�c���Ŀ�
2.1.7USB 2.0ģ�K15
2.1.8��̫�Wģ�K16
2.1.9���lģ�K16
2.1.10JTAG�cAS�{ԇ�ӿ�17
2.1.11LED�����I�c���a��ģ�K17
2.1.12�Uչ�ӿ�ģ�K18
2.2������ģ�K��B19
2.2.1800×480�c�LCDҺ�������19
2.2.2RTCϵ�y���r�r�19
2.2.3늙Cģ�K20
2.2.4VGA�ӿ�20
2.2.5�˜ʴ��нӿ�21
2.2.6��̫�W���ӿ�21
2.2.7USB�O���cSD���ӿ�21
2.2.8�����c����ADC/DAC�ӿ�22
2.2.9����SPI��IIC�ӿڵ����lģ�K22
2.2.10����ģ�K22
��3�»���FPGA���̵�EDA�OӋ���T23
3.1���һ�� ��·�����x�������OӋ�c����23
3.1.1���Ŀ��23
3.1.2���ƽ�_23
3.2���������ļ��A23
3.3��������24
3.4�OӋݔ��27
3.4.1����Verilog HDL�ļ�27
3.4.2�����;C��28
3.4.3���ܷ���28
3.4.4�O�÷����_��29
3.5AS���d��ʽ�f��32
��4�����ތ��36
4.1������ ����OӋ�ИI�˽��c�YԴ�@ȡ36
4.1.1���Ŀ��36
4.1.2������36
4.1.3��򞿂�Y����36
4.2�����: ����OӋ�ęn��ܛ���ī@ȡ�c���b36
4.2.1���Ŀ��36
4.2.2������37
4.2.3��򞲽�E37
4.2.4��򞿂�Y����42
��5�»���FPGA��EDA/SOPCϵ�y�Ļ��A���43
5.1����ģ� ����Verilog HDL���״a���a�����OӋ43
5.1.1���Ŀ��43
5.1.2���ԭ��43
5.1.3������44
5.1.4��򞲽�E44
5.1.5���F���c�Y��45
5.1.6�����45
5.2����壺 ���ط��l�����OӋ45
5.2.1���Ŀ��45
5.2.2���ԭ��45
5.2.3������46
5.2.4��򞲽�E46
5.2.5���F���c�Y��47
5.2.6�����47
5.3������� ��λ���г˷������OӋ48
5.3.1���Ŀ��48
5.3.2���ԭ��48
5.3.3������48
5.3.4��򞲽�E48
5.3.5���F���c�Y��49
5.3.6�����49
5.4����ߣ� �OӋ4λȫ����50
5.4.1���Ŀ��50
5.4.2���ԭ��51
5.4.3������52
5.4.4��򞲽�E52
5.4.5���F���c�Y��53
5.4.6�����53
5.5���ˣ� 7�˱�Q�����OӋ54
5.5.1���Ŀ��54
5.5.2���ԭ��54
5.5.3������55
5.5.4��򞲽�E55
5.5.5���Y���c�F��56
5.5.6�����56
5.6���ţ� 4�˓��������OӋ57
5.6.1���Ŀ��57
5.6.2���ԭ��58
5.6.3������58
5.6.4��򞲽�E58
5.6.5���Y���c�F��59
5.6.6�����59
5.7���ʮ�� 8λ8�Δ��a�܄ӑB�@ʾ�·���OӋ60
5.7.1���Ŀ��60
5.7.2���ԭ��61
5.7.3������61
5.7.4��򞲽�E62
5.7.5���F���c�Y��63
5.7.6�����63
5.8���ʮһ�� ����I�P�@ʾ�·���OӋ66
5.8.1���Ŀ��66
5.8.2���ԭ��66
5.8.3������68
5.8.4��򞲽�E69
5.8.5���Y���c�F��70
5.8.6�����70
��6�»���FPGA��EDA/SOPCϵ�y���n���OӋ���78
6.1���ʮ���� �ɿ��}�_�l�������OӋ78
6.1.1���Ŀ��78
6.1.2���ԭ��78
6.1.3������78
6.1.4��򞲽�E78
6.1.5���Y���c�F��79
6.1.6�����79
6.2���ʮ���� 16×16�c��@ʾ���79
6.2.1���Ŀ��79
6.2.2���ԭ��80
6.2.3������81
6.2.4��򞲽�E82
6.2.5���Y���c�F��82
6.2.6�����83
6.3���ʮ�ģ� ��ͨ�������·���83
6.3.1���Ŀ��83
6.3.2���ԭ��83
6.3.3������83
6.3.4��򞲽�E84
6.3.5���Y���c�F��85
6.3.6�����85
6.4���ʮ�壺 �๦�ܔ���犵��OӋ85
6.4.1���Ŀ��85
6.4.2���ԭ��85
6.4.3������86
6.4.4��򞲽�E86
6.4.5���Y���c�F��87
6.4.6�����87
6.5���ʮ���� ����������OӋ88
6.5.1���Ŀ��88
6.5.2���ԭ��88
6.5.3������88
6.5.4��򞲽�E88
6.5.5���Y���c�F��89
6.5.6�����89
6.6���ʮ�ߣ� ���Йz�y�����OӋ90
6.6.1���Ŀ��90
6.6.2���ԭ��90
6.6.3������90
6.6.4��򞲽�E90
6.6.5���Y���c�F��91
6.6.6�����92
6.7���ʮ�ˣ� ����܇Ӌ�M�����OӋ92
6.7.1���Ŀ��92
6.7.2���ԭ��92
6.7.3������92
6.7.4��򞲽�E93
6.7.5���Y���c�F��93
6.7.6�����94
6.8���ʮ�ţ� ��ؓ�}���{����̖�l�����OӋ94
6.8.1���Ŀ��94
6.8.2���ԭ��94
6.8.3������94
6.8.4��򞲽�E95
6.8.5���Y�����F��95
6.8.6�����95
���ģ�Kԭ��D��ģ�K���_����96
���A�������İ�ģ�Kԭ��D96
���B�װ�ģ�Kԭ��D105
���C����I/O�����117
���D�װ�I/O�����121