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高等院校信息技術規劃教材數字邏輯基礎與VERILOG硬件描述語言/賈熹濱 版權信息
- ISBN：9787302290971
- 條形碼：9787302290971 ; 978-7-302-29097-1
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
高等院校信息技術規劃教材數字邏輯基礎與VERILOG硬件描述語言/賈熹濱 內容簡介
《高等院校信息技術規劃教材：數字邏輯基礎與Verilog硬件描述語言》在介紹數字邏輯基本概念和知識基礎上，系統介紹邏輯電路的分析和設計方法，特別結合現代數字系統設計技術的發展，介紹基于硬件描述語言Verilog HDL的邏輯電路建模方法，并給出了所舉實例代碼及仿真結果。 全書內容分為3部分：-3章介紹數字邏輯的理論基礎，包括數制、碼制、邏輯代數基礎以及硬件描述語言基礎等：第4章介紹組合電路的分析方法、常用邏輯功能電路的Verrlog HDL建模方法以及典型功能模塊的應用；第5-8章在分析鎖存器／觸發器工作原理和邏輯特性基礎上，介紹同步時序電路的分析方法，分別討論了典型和一般同步時序電路的Verilog HDL建模方法，并介紹了典型同步時序模塊的應用方法。 《高等院校信息技術規劃教材：數字邏輯基礎與Verilog硬件描述語言》可作為計算機、物聯網、自動控制、電子信息等專業的本科生教材，也可作為數字系統設計相關技術人員學習Verilog HDL建模方法的參考書。
高等院校信息技術規劃教材數字邏輯基礎與VERILOG硬件描述語言/賈熹濱 目錄
第1章 信息表示
1．1 數制
1．1．1 基本概念
1．1．2 常用數制的表示
1．2 不同數制間的轉換
1．2．1 其他進制數轉換為十進制數
1．2．2 十進制數轉換為其他進制數
1．2．3 二、八、十六進制數間的轉換
1．3 帶符號二進制數的表示
1．3．1 真值與機器數
1．3．2 定點數與浮點數
1．3．3 原碼
1．3．4 反碼
1．3．5 補碼
1．3．6 真值、原碼、反碼、補碼之間的關系
1．4 編碼
1．4．1 數值數據編碼
1．4．2 非數值數據編碼
本章小結
思考題1
習題1
第2章 邏輯代數基礎
2．1 概述
2．2 邏輯代數中的基本概念
2．3 邏輯代數的基本運算
2．3．1 與運算
2．3．2 或運算
2．3．3 非運算
2．4 邏輯代數的基本定理及規則
2．4．1 邏輯代數的基本公理
2．4．2 邏輯代數的基本定理
2．4．3 邏輯代數的3個基本規則
2．5 邏輯函數的性質
2．5．1 復合邏輯
2．5．2 邏輯函數的基本表達式
2．5．3 邏輯函數的標準表達式
2．6 邏輯函數的化簡
2．6．1 邏輯函數的代數化簡法
2．6．2 邏輯函數的卡諾圖化簡法
2．6．3 具有無關項的邏輯函數及其化簡
本章小結
思考題2
習題2
第3章 硬件描述語言（Verilog HDL）基礎
3．1 概述
3．1．1 發展歷程
3．1．2 Verilog HDL的特點
3．1．3 Verilog HDL模塊化設計理念
3．2 Verilog HDL基礎知識
3．2．1 Verilog HDL模塊結構
3．2．2 Verilog HDL中的詞法表示
3．2．3 Verilog HDL的數據類型
3．2．4 Verilog HDL的運算符
3．3 Verilog HDL模塊的3種建模方式
3．3．1 Verilog HDL模塊的結構描述方式
3．3．2 Vetilog HDL模塊的數據流描述方式
3．3．3 Vetilog HDL模塊的行為描述方式
本章小結
思考題3
習題3
第4章 組合電路的邏輯分析與設計
4．1 概述
4．2 組合電路的邏輯分析
4．3 組合電路的設計
4．4 典型組合邏輯電路
4．4．1 編碼器
4．4．2 譯碼器
4．4．3 數據分配器
4．4．4 數據選擇器
4．4．5 三態緩沖器
4．4．6 數值比較電路
4．4．7 加法器
4．4．8 奇偶校驗電路
4．5 組合電路中的競爭與險象
4．5．1 競爭與險象
4．5．2 險象的分類
4．5．3 邏輯險象的判斷
4．5．4 邏輯險象的消除
本章小結
思考題4
習題4
第5章 鎖存器與觸發器
5．1 概述
5．2 基本R-S鎖存器
5．3 D鎖存器及D觸發器
5．3．1 D鎖存器
5．3．2 正邊沿D觸發器
5．3．3 D觸發器的Verilog HDL模型
5．4 J-K鎖存器及觸發器
5．4．1 J-K鎖存器
5．4．2 負邊沿J-K觸發器
5．4．3 J-K觸發器的Verilog HDL模型
5．5 T觸發器和T'觸發器
5．6 鎖存器和觸發器的區別
5．7 不同類型觸發器之間的轉換
本章小結
思考題5
習題5
第6章 時序電路概要和同步時序電路分析
6．1 概述
6．1．1 時序電路的基本結構
6．1．2 時序電路的邏輯函數表達式
6．1．3 時序電路的分類
6．1．4 時序電路的描述方法
6．2 同步時序電路的分析方法與步驟
6．3 同步時序電路分析舉例
6．4 同步時序電路中的“掛起”現象
本章小結
思考題6
習題6
第7章 典型同步時序電路的設計與應用
7．1 概述
7．2 計數器
7．2．1 基于觸發器的二進制同步計數器設計
7．2．2 同步二進制計數器的Verilog HDL描述
7．2．3 多種編碼十進制計數器的Verilog HDL參數化設計模型
7．2．4 多功能4位二進制加法計數器模塊及應用電路分析
7．2．5 任意模數加1計數器的Verilog HDL參數化設計模型
7．3 寄存器及其Verilog HDL模型
7．4 移位寄存器
7．4．1 串入-串出結構的移位寄存器
7．4．2 串入-并出結構的移位寄存器
7．4．3 并人-串出結構的移位寄存器
7．4．4 多功能移位寄存器
7．5 移位寄存器型計數器
7．5．1 環形計數器
7．5．2 扭環形計數器
7．5．3 *大長度移位型計數器
7．6 節拍分配器
7．7 序列信號發生器
本章小結
思考題7
習題7
……
第8章 一般同步時序電路的設計
附錄A 基于Quartus環境和Verilog HDL的電路設計與仿真實例
參考文獻
1．1 數制
1．1．1 基本概念
1．1．2 常用數制的表示
1．2 不同數制間的轉換
1．2．1 其他進制數轉換為十進制數
1．2．2 十進制數轉換為其他進制數
1．2．3 二、八、十六進制數間的轉換
1．3 帶符號二進制數的表示
1．3．1 真值與機器數
1．3．2 定點數與浮點數
1．3．3 原碼
1．3．4 反碼
1．3．5 補碼
1．3．6 真值、原碼、反碼、補碼之間的關系
1．4 編碼
1．4．1 數值數據編碼
1．4．2 非數值數據編碼
本章小結
思考題1
習題1
第2章 邏輯代數基礎
2．1 概述
2．2 邏輯代數中的基本概念
2．3 邏輯代數的基本運算
2．3．1 與運算
2．3．2 或運算
2．3．3 非運算
2．4 邏輯代數的基本定理及規則
2．4．1 邏輯代數的基本公理
2．4．2 邏輯代數的基本定理
2．4．3 邏輯代數的3個基本規則
2．5 邏輯函數的性質
2．5．1 復合邏輯
2．5．2 邏輯函數的基本表達式
2．5．3 邏輯函數的標準表達式
2．6 邏輯函數的化簡
2．6．1 邏輯函數的代數化簡法
2．6．2 邏輯函數的卡諾圖化簡法
2．6．3 具有無關項的邏輯函數及其化簡
本章小結
思考題2
習題2
第3章 硬件描述語言（Verilog HDL）基礎
3．1 概述
3．1．1 發展歷程
3．1．2 Verilog HDL的特點
3．1．3 Verilog HDL模塊化設計理念
3．2 Verilog HDL基礎知識
3．2．1 Verilog HDL模塊結構
3．2．2 Verilog HDL中的詞法表示
3．2．3 Verilog HDL的數據類型
3．2．4 Verilog HDL的運算符
3．3 Verilog HDL模塊的3種建模方式
3．3．1 Verilog HDL模塊的結構描述方式
3．3．2 Vetilog HDL模塊的數據流描述方式
3．3．3 Vetilog HDL模塊的行為描述方式
本章小結
思考題3
習題3
第4章 組合電路的邏輯分析與設計
4．1 概述
4．2 組合電路的邏輯分析
4．3 組合電路的設計
4．4 典型組合邏輯電路
4．4．1 編碼器
4．4．2 譯碼器
4．4．3 數據分配器
4．4．4 數據選擇器
4．4．5 三態緩沖器
4．4．6 數值比較電路
4．4．7 加法器
4．4．8 奇偶校驗電路
4．5 組合電路中的競爭與險象
4．5．1 競爭與險象
4．5．2 險象的分類
4．5．3 邏輯險象的判斷
4．5．4 邏輯險象的消除
本章小結
思考題4
習題4
第5章 鎖存器與觸發器
5．1 概述
5．2 基本R-S鎖存器
5．3 D鎖存器及D觸發器
5．3．1 D鎖存器
5．3．2 正邊沿D觸發器
5．3．3 D觸發器的Verilog HDL模型
5．4 J-K鎖存器及觸發器
5．4．1 J-K鎖存器
5．4．2 負邊沿J-K觸發器
5．4．3 J-K觸發器的Verilog HDL模型
5．5 T觸發器和T'觸發器
5．6 鎖存器和觸發器的區別
5．7 不同類型觸發器之間的轉換
本章小結
思考題5
習題5
第6章 時序電路概要和同步時序電路分析
6．1 概述
6．1．1 時序電路的基本結構
6．1．2 時序電路的邏輯函數表達式
6．1．3 時序電路的分類
6．1．4 時序電路的描述方法
6．2 同步時序電路的分析方法與步驟
6．3 同步時序電路分析舉例
6．4 同步時序電路中的“掛起”現象
本章小結
思考題6
習題6
第7章 典型同步時序電路的設計與應用
7．1 概述
7．2 計數器
7．2．1 基于觸發器的二進制同步計數器設計
7．2．2 同步二進制計數器的Verilog HDL描述
7．2．3 多種編碼十進制計數器的Verilog HDL參數化設計模型
7．2．4 多功能4位二進制加法計數器模塊及應用電路分析
7．2．5 任意模數加1計數器的Verilog HDL參數化設計模型
7．3 寄存器及其Verilog HDL模型
7．4 移位寄存器
7．4．1 串入-串出結構的移位寄存器
7．4．2 串入-并出結構的移位寄存器
7．4．3 并人-串出結構的移位寄存器
7．4．4 多功能移位寄存器
7．5 移位寄存器型計數器
7．5．1 環形計數器
7．5．2 扭環形計數器
7．5．3 *大長度移位型計數器
7．6 節拍分配器
7．7 序列信號發生器
本章小結
思考題7
習題7
……
第8章 一般同步時序電路的設計
附錄A 基于Quartus環境和Verilog HDL的電路設計與仿真實例
參考文獻
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