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Verilog HDL高級數字設計 版權信息
- ISBN：7505396641
- 條形碼：9787505396647 ; 978-7-5053-9664-7
- 裝幀：簡裝本
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
Verilog HDL高級數字設計 本書特色
隨著我國經濟建設的發展和科學技術的不斷進步，對高校教學工作不斷提出新的要求和希望。我想，無論如何，要做好引進國外教材的工作，一定要聯系我國的實際。教材和學術專著不同，既要注意科學性、學術性、也要重視可讀性，要深入淺出，便于讀者自學；引進的教材要適應高校教學改革的需要，針對目前一些教材內容較為陳舊的問題，有目的地引進一步先進的和正在發展中的交叉學科的參考書；要與國內出版的教材相配套，安排好出版英文版原版教材和翻譯教材的比例。我們努力使這套教材能盡量滿足上述要求，希望經們能放在學生們的課桌上，發揮一定的作用。
Verilog HDL高級數字設計 內容簡介
本書通過大量完整的實例講解了使用Verilog HDL進行超大規模集成電路設計的結構化建模方法、關鍵步驟和設計驗證方法等實用內容。全書共分11章，涵蓋了建模、結構平衡、功能驗證、故障模擬和邏輯合成等關鍵問題，還有合成后設計確認、定時分析及可測性設計等內容。 本書結構清晰，內容組織合理，適用于計算機、電子等相關專業本科高年級學生或研究生課程，同時也適用于對學習Verilog HDL及其在現代集成電路設計流中的應用感興趣的專業工程師和技術人員。
Verilog HDL高級數字設計 目錄
1. 數字設計方法概述
2. 組合邏輯設計回顧
3. 時序邏輯設計基礎
4. Verilog邏輯設計介紹
5. 用組合時序邏輯行為模型進行邏輯設計
6. 組合與時序邏輯綜合
7. 數據通道控制器設計與綜合
8. 可編程邏輯與存儲器件
9. 數字處理器算法與結構
10. 算術處理器結構
11. 后綜合設計確認
附錄
2. 組合邏輯設計回顧
3. 時序邏輯設計基礎
4. Verilog邏輯設計介紹
5. 用組合時序邏輯行為模型進行邏輯設計
6. 組合與時序邏輯綜合
7. 數據通道控制器設計與綜合
8. 可編程邏輯與存儲器件
9. 數字處理器算法與結構
10. 算術處理器結構
11. 后綜合設計確認
附錄
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