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EDA技術(shù)與VHDL設(shè)計(jì) 版權(quán)信息
- ISBN：9787121251788
- 條形碼：9787121251788 ; 978-7-121-25178-8
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
EDA技術(shù)與VHDL設(shè)計(jì) 本書特色
《eda技術(shù)與vhdl設(shè)計(jì)（第2版）》根據(jù)電子信息類課程教學(xué)和實(shí)驗(yàn)要求，以提高學(xué)生的實(shí)踐動(dòng)手能力和工程設(shè)計(jì)能力為目的，對eda技術(shù)和vhdl設(shè)計(jì)的相關(guān)知識(shí)進(jìn)行系統(tǒng)和完整的介紹。《eda技術(shù)與vhdl設(shè)計(jì)（第2版）》共10章，主要內(nèi)容包括：eda技術(shù)概述、可編程邏輯器件基礎(chǔ)、典型fpga/cpld的結(jié)構(gòu)與配置、原理圖與宏功能模塊設(shè)計(jì)、vhdl設(shè)計(jì)輸入方式、vhdl結(jié)構(gòu)與要素、vhdl基本語句與基本設(shè)計(jì)、vhdl設(shè)計(jì)進(jìn)階、數(shù)字接口實(shí)例及分析、通信算法實(shí)例及分析等。《eda技術(shù)與vhdl設(shè)計(jì)（第2版）》內(nèi)容新穎，技術(shù)先進(jìn)，由淺入深，既有關(guān)于eda技術(shù)、大規(guī)模可編程邏輯器件和vhdl硬件描述語言的系統(tǒng)介紹，又有豐富的設(shè)計(jì)應(yīng)用實(shí)例！秂da技術(shù)與vhdl設(shè)計(jì)（第2版）》提供配套電子課件、程序代碼和習(xí)題參考答案。
EDA技術(shù)與VHDL設(shè)計(jì) 內(nèi)容簡介
本書共10章, 主要內(nèi)容包括: EDA技術(shù)概述、可編程邏輯器件基礎(chǔ)、典型FPGA/CPLD的結(jié)構(gòu)與配置、原理圖與宏功能模塊設(shè)計(jì)、VHDL設(shè)計(jì)輸入方式、VHDL結(jié)構(gòu)與要素、VHDL基本語句與基本設(shè)計(jì)、VHDL設(shè)計(jì)進(jìn)階、數(shù)字接口實(shí)例及分析、通信算法實(shí)例及分析等。
EDA技術(shù)與VHDL設(shè)計(jì) 目錄
第1章 eda技術(shù)概述
1．1 eda技術(shù)及其發(fā)展歷程
1．2 eda技術(shù)的特征和優(yōu)勢
1．2．1 eda技術(shù)的基本特征
1．2．2 eda技術(shù)的優(yōu)勢
1．3 eda設(shè)計(jì)的目標(biāo)和流程
1．3．1 eda技術(shù)的實(shí)現(xiàn)目標(biāo)
1．3．2 eda設(shè)計(jì)流程
1．3．3 數(shù)字集成電路的設(shè)計(jì)
1．3．4 模擬集成電路的設(shè)計(jì)
1．4 eda技術(shù)與asic設(shè)計(jì)
1．4．1 asic的特點(diǎn)與分類
1．4．2 asic的設(shè)計(jì)方法
1．4．3 soc設(shè)計(jì)
1．5 硬件描述語言
1．5．1 vhdl
1．5．2 verilog hdl
1．5．3 ahdl
1．5．4 verilog hdl和vhdl的比較
1．6 eda設(shè)計(jì)工具
1．6．1 eda設(shè)計(jì)工具分類
1．6．2 eda公司與工具介紹
習(xí)題1
第2章 可編程邏輯器件基礎(chǔ)
2．1 概述
2．1．1 可編程邏輯器件發(fā)展歷程
2．1．2 可編程邏輯器件分類
2．1．3 可編程邏輯器件的優(yōu)勢
2．1．4 可編程邏輯器件的發(fā)展趨勢
2．2 pld器件的基本結(jié)構(gòu)
2．2．1 基本結(jié)構(gòu)
2．2．2 電路符號(hào)
2．2．3 prom
2．2．4 pla
2．2．5 pal
2．2．6 gal
2．3 cpld/fpga的結(jié)構(gòu)特點(diǎn)
2．3．1 lattice公司的cpld/fpga
2．3．2 xilinx公司的cpld/fpga
2．3．3 altera和actel公司的cpld/fpga
2．3．4 cpld和fpga的異同
2．4 可編程邏輯器件的基本資源
2．4．1 功能單元
2．4．2 輸入-輸出焊盤
2．4．3 布線資源
2．4．4 片內(nèi)ram
2．5 可編程邏輯器件的編程工藝
2．5．1 熔絲型開關(guān)
2．5．2 反熔絲型開關(guān)
2．5．3 浮柵編程器件
2．5．4 基于sram的編程器件
2．6 可編程邏輯器件的設(shè)計(jì)與開發(fā)
2．6．1 cpld/fpga設(shè)計(jì)流程
2．6．2 cpld/fpga開發(fā)工具
2．6．3 cpld/fpga的應(yīng)用選擇
2．7 可編程邏輯器件的測試技術(shù)
2．7．1 邊界掃描測試原理
2．7．2 ieee 1149．1標(biāo)準(zhǔn)
2．7．3 邊界掃描策略及相關(guān)工具
習(xí)題2
第3章 典型fpga/cpld的結(jié)構(gòu)與配置
3．1 stratix高端fpga系列
3．1．1 stratix器件
3．1．2 stratix ii器件
3．2 cyclone低成本fpga系列
3．2．1 cyclone器件
3．2．2 cyclone ii器件
3．3 典型cpld器件
3．3．1 max ii器件
3．3．2 max 7000器件
3．4 fpga/cpld的配置
3．4．1 cpld器件的配置
3．4．2 fpga器件的配置
習(xí)題3
第4章 原理圖與宏功能模塊設(shè)計(jì)
4．1 quartus ii原理圖設(shè)計(jì)
4．1．1 半加器原理圖輸入
4．1．2 半加器編譯
4．1．3 半加器仿真
4．1．4 全加器設(shè)計(jì)與仿真
4．2 quartus ii的優(yōu)化設(shè)置
4．2．1 settings設(shè)置
4．2．2 分析與綜合設(shè)置
4．2．3 優(yōu)化布局布線
4．2．4 使用設(shè)計(jì)助手檢查設(shè)計(jì)可靠性
4．3 quartus ii的時(shí)序分析
4．3．1 時(shí)序設(shè)置與分析
4．3．2 時(shí)序逼近
4．4 宏功能模塊設(shè)計(jì)
4．4．1 megafunctions庫
4．4．2 maxplus2庫
4．4．3 primitives庫
習(xí)題4
第5章 vhdl設(shè)計(jì)輸入方式
5．1 quartus ii的vhdl輸入設(shè)計(jì)
5．1．1 創(chuàng)建工程文件
5．1．2 編譯
5．1．3 仿真
5．2 synplify pro的vhdl輸入設(shè)計(jì)
5．2．1 用synplify pro綜合的過程
5．2．2 synplify pro與quartus ii的接口
5．3 synplify的vhdl輸入設(shè)計(jì)
習(xí)題5
第6章 vhdl結(jié)構(gòu)與要素
6．1 實(shí)體
6．1．1 類屬參數(shù)說明
6．1．2 端口說明
6．1．3 實(shí)體描述舉例
6．2 結(jié)構(gòu)體
6．2．1 結(jié)構(gòu)體的命名
6．2．2 結(jié)構(gòu)體信號(hào)定義語句
6．2．3 結(jié)構(gòu)體功能描述語句
6．2．4 結(jié)構(gòu)體描述方法
6．3 vhdl庫
6．3．1 庫的種類
6．3．2 庫的用法
6．4 vhdl程序包
6．4．1 程序包組成和格式
6．4．2 vhdl標(biāo)準(zhǔn)程序包
6．5 配置
6．5．1 默認(rèn)配置
6．5．2 結(jié)構(gòu)體的配置
6．6 vhdl文字規(guī)則
6．6．1 標(biāo)志符
6．6．2 數(shù)字
6．6．3 字符串
6．7 vhdl數(shù)據(jù)類型
6．7．1 預(yù)定義數(shù)據(jù)類型
6．7．2 自定義數(shù)據(jù)類型
6．7．3 用戶自定義的子類型
6．7．4 數(shù)據(jù)類型的轉(zhuǎn)換
6．8 vhdl操作符
6．8．1 邏輯操作符
6．8．2 關(guān)系操作符
6．8．3 算術(shù)操作符
6．8．4 并置操作符
6．8．5 操作符重載
6．9 數(shù)據(jù)對象
6．9．1 常量
6．9．2 變量
6．9．3 信號(hào)
6．9．4 文件
習(xí)題6
第7章 vhdl基本語句與基本設(shè)計(jì)
7．1 順序語句
7．1．1 賦值語句
7．1．2 if語句
7．1．3 case語句
7．1．4 loop語句
7．1．5 next語句
7．1．6 exit語句
7．1．7 wait語句
7．1．8 子程序調(diào)用語句
7．2 并行語句
7．2．1 并行信號(hào)賦值語句
7．2．2 進(jìn)程語句
7．2．3 并行過程調(diào)用語句
7．2．4 元器件例化語句
7．2．5 生成語句
7．3 vhdl組合邏輯電路設(shè)計(jì)
7．4 vhdl時(shí)序邏輯電路設(shè)計(jì)
7．4．1 觸發(fā)器
7．4．2 寄存器
7．4．3 計(jì)數(shù)器
7．4．4 分頻器
習(xí)題7
第8章 vhdl設(shè)計(jì)進(jìn)階
8．1 vhdl行為描述方式
8．2 vhdl結(jié)構(gòu)化描述方式
8．3 vhdl rtl描述方式
8．4 有限狀態(tài)機(jī)（fsm）設(shè)計(jì)
8．4．1 moore和mealy狀態(tài)機(jī)的選擇
8．4．2 有限狀態(tài)機(jī)的描述方式
8．4．3 有限狀態(tài)機(jī)的同步和復(fù)位
8．4．4 改進(jìn)的moore型有限狀態(tài)機(jī)
8．4．5 小結(jié)
習(xí)題8
第9章 數(shù)字接口實(shí)例及分析
9．1 st-bus總線接口設(shè)計(jì)
9．1．1 st-bus總線時(shí)序關(guān)系
9．1．2 st-bus總線接口實(shí)例
9．2 數(shù)字復(fù)接分接接口技術(shù)及設(shè)計(jì)
9．2．1 數(shù)字復(fù)接分接接口技術(shù)原理
9．2．2 同步數(shù)字復(fù)接分接接口設(shè)計(jì)實(shí)例
9．3 i2c接口設(shè)計(jì)
9．3．1 i2c總線工作原理
9．3．2 i2c總線接口設(shè)計(jì)實(shí)例
9．4 gmsk基帶調(diào)制接口設(shè)計(jì)
9．4．1 gmsk調(diào)制基本原理
9．4．2 gmsk調(diào)制實(shí)現(xiàn)的基本方法
9．4．3 gmsk基帶調(diào)制接口的實(shí)現(xiàn)代碼
習(xí)題9
第10章 通信算法實(shí)例及分析
10．1 偽隨機(jī)序列的產(chǎn)生、檢測設(shè)計(jì)
10．1．1 m序列的產(chǎn)生
10．1．2 m序列的性質(zhì)
10．1．3 m序列發(fā)生器的vhdl設(shè)計(jì)
10．1．4 m序列檢測電路的vhdl設(shè)計(jì)
10．2 比特同步設(shè)計(jì)
10．2．1 鎖相功能的自同步法原理
10．2．2 鎖相比特同步的eda實(shí)現(xiàn)方法
10．3 基帶差分編碼設(shè)計(jì)
10．3．1 psk調(diào)制和差分編碼原理
10．3．2 psk差分編碼設(shè)計(jì)
10．4 fir濾波器設(shè)計(jì)
10．4．1 fir濾波器簡介
10．4．2 使用matlab設(shè)計(jì)fir濾波器
10．4．3 fir濾波器的fpga普通設(shè)計(jì)
10．4．4 fir濾波器的并行fpga優(yōu)化設(shè)計(jì)
習(xí)題10
參考文獻(xiàn)
1．1 eda技術(shù)及其發(fā)展歷程
1．2 eda技術(shù)的特征和優(yōu)勢
1．2．1 eda技術(shù)的基本特征
1．2．2 eda技術(shù)的優(yōu)勢
1．3 eda設(shè)計(jì)的目標(biāo)和流程
1．3．1 eda技術(shù)的實(shí)現(xiàn)目標(biāo)
1．3．2 eda設(shè)計(jì)流程
1．3．3 數(shù)字集成電路的設(shè)計(jì)
1．3．4 模擬集成電路的設(shè)計(jì)
1．4 eda技術(shù)與asic設(shè)計(jì)
1．4．1 asic的特點(diǎn)與分類
1．4．2 asic的設(shè)計(jì)方法
1．4．3 soc設(shè)計(jì)
1．5 硬件描述語言
1．5．1 vhdl
1．5．2 verilog hdl
1．5．3 ahdl
1．5．4 verilog hdl和vhdl的比較
1．6 eda設(shè)計(jì)工具
1．6．1 eda設(shè)計(jì)工具分類
1．6．2 eda公司與工具介紹
習(xí)題1
第2章 可編程邏輯器件基礎(chǔ)
2．1 概述
2．1．1 可編程邏輯器件發(fā)展歷程
2．1．2 可編程邏輯器件分類
2．1．3 可編程邏輯器件的優(yōu)勢
2．1．4 可編程邏輯器件的發(fā)展趨勢
2．2 pld器件的基本結(jié)構(gòu)
2．2．1 基本結(jié)構(gòu)
2．2．2 電路符號(hào)
2．2．3 prom
2．2．4 pla
2．2．5 pal
2．2．6 gal
2．3 cpld/fpga的結(jié)構(gòu)特點(diǎn)
2．3．1 lattice公司的cpld/fpga
2．3．2 xilinx公司的cpld/fpga
2．3．3 altera和actel公司的cpld/fpga
2．3．4 cpld和fpga的異同
2．4 可編程邏輯器件的基本資源
2．4．1 功能單元
2．4．2 輸入-輸出焊盤
2．4．3 布線資源
2．4．4 片內(nèi)ram
2．5 可編程邏輯器件的編程工藝
2．5．1 熔絲型開關(guān)
2．5．2 反熔絲型開關(guān)
2．5．3 浮柵編程器件
2．5．4 基于sram的編程器件
2．6 可編程邏輯器件的設(shè)計(jì)與開發(fā)
2．6．1 cpld/fpga設(shè)計(jì)流程
2．6．2 cpld/fpga開發(fā)工具
2．6．3 cpld/fpga的應(yīng)用選擇
2．7 可編程邏輯器件的測試技術(shù)
2．7．1 邊界掃描測試原理
2．7．2 ieee 1149．1標(biāo)準(zhǔn)
2．7．3 邊界掃描策略及相關(guān)工具
習(xí)題2
第3章 典型fpga/cpld的結(jié)構(gòu)與配置
3．1 stratix高端fpga系列
3．1．1 stratix器件
3．1．2 stratix ii器件
3．2 cyclone低成本fpga系列
3．2．1 cyclone器件
3．2．2 cyclone ii器件
3．3 典型cpld器件
3．3．1 max ii器件
3．3．2 max 7000器件
3．4 fpga/cpld的配置
3．4．1 cpld器件的配置
3．4．2 fpga器件的配置
習(xí)題3
第4章 原理圖與宏功能模塊設(shè)計(jì)
4．1 quartus ii原理圖設(shè)計(jì)
4．1．1 半加器原理圖輸入
4．1．2 半加器編譯
4．1．3 半加器仿真
4．1．4 全加器設(shè)計(jì)與仿真
4．2 quartus ii的優(yōu)化設(shè)置
4．2．1 settings設(shè)置
4．2．2 分析與綜合設(shè)置
4．2．3 優(yōu)化布局布線
4．2．4 使用設(shè)計(jì)助手檢查設(shè)計(jì)可靠性
4．3 quartus ii的時(shí)序分析
4．3．1 時(shí)序設(shè)置與分析
4．3．2 時(shí)序逼近
4．4 宏功能模塊設(shè)計(jì)
4．4．1 megafunctions庫
4．4．2 maxplus2庫
4．4．3 primitives庫
習(xí)題4
第5章 vhdl設(shè)計(jì)輸入方式
5．1 quartus ii的vhdl輸入設(shè)計(jì)
5．1．1 創(chuàng)建工程文件
5．1．2 編譯
5．1．3 仿真
5．2 synplify pro的vhdl輸入設(shè)計(jì)
5．2．1 用synplify pro綜合的過程
5．2．2 synplify pro與quartus ii的接口
5．3 synplify的vhdl輸入設(shè)計(jì)
習(xí)題5
第6章 vhdl結(jié)構(gòu)與要素
6．1 實(shí)體
6．1．1 類屬參數(shù)說明
6．1．2 端口說明
6．1．3 實(shí)體描述舉例
6．2 結(jié)構(gòu)體
6．2．1 結(jié)構(gòu)體的命名
6．2．2 結(jié)構(gòu)體信號(hào)定義語句
6．2．3 結(jié)構(gòu)體功能描述語句
6．2．4 結(jié)構(gòu)體描述方法
6．3 vhdl庫
6．3．1 庫的種類
6．3．2 庫的用法
6．4 vhdl程序包
6．4．1 程序包組成和格式
6．4．2 vhdl標(biāo)準(zhǔn)程序包
6．5 配置
6．5．1 默認(rèn)配置
6．5．2 結(jié)構(gòu)體的配置
6．6 vhdl文字規(guī)則
6．6．1 標(biāo)志符
6．6．2 數(shù)字
6．6．3 字符串
6．7 vhdl數(shù)據(jù)類型
6．7．1 預(yù)定義數(shù)據(jù)類型
6．7．2 自定義數(shù)據(jù)類型
6．7．3 用戶自定義的子類型
6．7．4 數(shù)據(jù)類型的轉(zhuǎn)換
6．8 vhdl操作符
6．8．1 邏輯操作符
6．8．2 關(guān)系操作符
6．8．3 算術(shù)操作符
6．8．4 并置操作符
6．8．5 操作符重載
6．9 數(shù)據(jù)對象
6．9．1 常量
6．9．2 變量
6．9．3 信號(hào)
6．9．4 文件
習(xí)題6
第7章 vhdl基本語句與基本設(shè)計(jì)
7．1 順序語句
7．1．1 賦值語句
7．1．2 if語句
7．1．3 case語句
7．1．4 loop語句
7．1．5 next語句
7．1．6 exit語句
7．1．7 wait語句
7．1．8 子程序調(diào)用語句
7．2 并行語句
7．2．1 并行信號(hào)賦值語句
7．2．2 進(jìn)程語句
7．2．3 并行過程調(diào)用語句
7．2．4 元器件例化語句
7．2．5 生成語句
7．3 vhdl組合邏輯電路設(shè)計(jì)
7．4 vhdl時(shí)序邏輯電路設(shè)計(jì)
7．4．1 觸發(fā)器
7．4．2 寄存器
7．4．3 計(jì)數(shù)器
7．4．4 分頻器
習(xí)題7
第8章 vhdl設(shè)計(jì)進(jìn)階
8．1 vhdl行為描述方式
8．2 vhdl結(jié)構(gòu)化描述方式
8．3 vhdl rtl描述方式
8．4 有限狀態(tài)機(jī)（fsm）設(shè)計(jì)
8．4．1 moore和mealy狀態(tài)機(jī)的選擇
8．4．2 有限狀態(tài)機(jī)的描述方式
8．4．3 有限狀態(tài)機(jī)的同步和復(fù)位
8．4．4 改進(jìn)的moore型有限狀態(tài)機(jī)
8．4．5 小結(jié)
習(xí)題8
第9章 數(shù)字接口實(shí)例及分析
9．1 st-bus總線接口設(shè)計(jì)
9．1．1 st-bus總線時(shí)序關(guān)系
9．1．2 st-bus總線接口實(shí)例
9．2 數(shù)字復(fù)接分接接口技術(shù)及設(shè)計(jì)
9．2．1 數(shù)字復(fù)接分接接口技術(shù)原理
9．2．2 同步數(shù)字復(fù)接分接接口設(shè)計(jì)實(shí)例
9．3 i2c接口設(shè)計(jì)
9．3．1 i2c總線工作原理
9．3．2 i2c總線接口設(shè)計(jì)實(shí)例
9．4 gmsk基帶調(diào)制接口設(shè)計(jì)
9．4．1 gmsk調(diào)制基本原理
9．4．2 gmsk調(diào)制實(shí)現(xiàn)的基本方法
9．4．3 gmsk基帶調(diào)制接口的實(shí)現(xiàn)代碼
習(xí)題9
第10章 通信算法實(shí)例及分析
10．1 偽隨機(jī)序列的產(chǎn)生、檢測設(shè)計(jì)
10．1．1 m序列的產(chǎn)生
10．1．2 m序列的性質(zhì)
10．1．3 m序列發(fā)生器的vhdl設(shè)計(jì)
10．1．4 m序列檢測電路的vhdl設(shè)計(jì)
10．2 比特同步設(shè)計(jì)
10．2．1 鎖相功能的自同步法原理
10．2．2 鎖相比特同步的eda實(shí)現(xiàn)方法
10．3 基帶差分編碼設(shè)計(jì)
10．3．1 psk調(diào)制和差分編碼原理
10．3．2 psk差分編碼設(shè)計(jì)
10．4 fir濾波器設(shè)計(jì)
10．4．1 fir濾波器簡介
10．4．2 使用matlab設(shè)計(jì)fir濾波器
10．4．3 fir濾波器的fpga普通設(shè)計(jì)
10．4．4 fir濾波器的并行fpga優(yōu)化設(shè)計(jì)
習(xí)題10
參考文獻(xiàn)
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EDA技術(shù)與VHDL設(shè)計(jì) 作者簡介
徐志軍，教授，解放軍理工大學(xué)通信工程學(xué)院。中國高等教育學(xué)會(huì)儀器科學(xué)及測控技術(shù)專業(yè)委員會(huì)副主任委員、華東地區(qū)高校電子線路教學(xué)研究會(huì)理事、中國電子學(xué)會(huì)高級(jí)會(huì)員。
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