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集成電路項目化版圖設計 版權信息
- ISBN：9787121247170
- 條形碼：9787121247170 ; 978-7-121-24717-0
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
集成電路項目化版圖設計 本書特色
本書以一個目前集成電路行業內比較熱門的典型數模混合電路——電容式觸摸按鍵檢測電路（項目編號d503）為例，首先介紹基于chiplogic設計系統的邏輯提取的詳細過程和其中的經驗分享；接著具體介紹d503項目的版圖設計方法、流程等，包括數字單元和模擬器件、數字和模擬模塊的版圖設計經驗；*后基于cadence設計系統對完成設計后的版圖數據進行drc和lvs的詳細驗證，從而完成該項目的完整版圖設計過程。 全書以項目設計為導向，從項目設計的流程、項目設計完整的文檔管理等方面突出完成這些項目設計的過程中遇到的技術問題、解決辦法，以及如何避免問題等實用性內容，與廣大將要從事集成電路設計的學生和正在從事設計的工程師一起分享非常寶貴的項目版圖設計經驗。
集成電路項目化版圖設計 內容簡介
項目驅動,聯系實際.詳細系統的邏輯提取過程和其中的經驗分享.
集成電路項目化版圖設計 目錄
第1章 d503項目的設計準備
1.1 chiplogic系列軟件總體介紹
1.1.1 集成電路分析再設計流程
1.1.2 軟件組成
1.1.3 數據交互
1.2 硬件環境設置
1.2.1 硬件配置要求
1.2.2 硬件構架方案
1.3 軟件環境設置
1.3.1 操作系統配置要求
1.3.2 軟件安裝/卸載
1.3.3 軟件授權配置
1.3.4 服務器前臺運行和后臺運行
1.3.5 將服務器注冊為后臺服務
1.3.6 服務器管理
1.4 將d503芯片數據加載到服務器
1.4.1 芯片圖像數據和工程數據
1.4.2 加載芯片數據的步驟
1.4.3 d503項目的軟、硬件使用環境
練習題1
第2章 集成電路邏輯提取基礎
2.1 邏輯提取流程和d503項目簡介
2.2 邏輯提取準備工作
2.2.1 運行數據服務器
2.2.2 運行邏輯提取軟件chipanalyzer
2.3 劃分工作區
2.3.1 工作區的兩種概念
2.3.2 d503項目工作區創建及設置
2.3.3 工作區的其他操作
2.4 以d503項目為例的邏輯提取工具主界面
2.4.1 工程面板
2.4.2 工程窗口
2.4.3 多層圖像面板
2.4.4 輸出窗口
2.4.5 軟件主界面的其他部分
練習題2
第3章 d503項目的邏輯提取
3.1 d503項目的單元提取
3.1.1 數字單元的提取
3.1.2 觸發器的提取流程
3.1.3 模擬器件的提取
3.2 d503項目的線網提取
3.2.1 線網提取的兩種方法
3.2.2 線網提取的各種操作
3.2.3 線網提取具體步驟
3.2.4 d503項目線網提取結果以及電源/地短路檢查修改方法
3.3 d503項目的單元引腳和線網的連接
3.3.1 單元引腳和線網連接的基本操作
3.3.2 單元引腳和線網連接其他操作
3.3.3 d503項目單元引腳和線網連接中遇到的問題
3.3.4 芯片外部端口的添加操作
3.4 d503項目的電學設計規則檢查及網表對照
3.4.1 erc檢查的執行
3.4.2 erc檢查的類型
3.4.3 erc檢查的經驗分享
3.4.4 d503項目的erc錯誤舉例及修改提示
3.4.5 兩遍網表提取及網表對照（svs）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動
3.5.2 一個傳輸門邏輯圖及符號的輸入流程
3.5.3 d503項目的單元邏輯圖準備
3.6 d503項目的數據導入/導出
3.6.1 數據導入/導出基本內容
3.6.2 提圖數據與cadence之間的交互
練習題3
第4章 集成電路版圖設計基礎
4.1 版圖設計流程
4.2 版圖設計工具使用基礎
4.2.1 版圖設計工具啟動
4.2.2 d503項目版圖設計工具主界面
4.2.3 版圖設計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺單位的概念
4.3.2 在軟件內設置標尺單位
4.3.3 d503項目標尺單位與版圖修改
4.4 工作區管理
4.4.1 創建工作區
4.4.2 工作區參數設置
4.4.3 復制工作區
4.4.4 d503項目工作區轉換
4.5 版圖層次的設置
4.5.1 版圖層的命名規則
4.5.2 d503項目版圖層次定義的方法
練習題4
第5章 d503項目的版圖設計
5.1 數字單元和數字模塊的版圖設計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設計
5.1.4 d503項目的數字單元版圖設計
5.1.5 d503項目數字模塊總體版圖
5.2 模擬器件和模擬模塊的版圖設計
5.2.1 模擬器件的版圖設計
5.2.2 模擬模塊的版圖設計經驗
5.2.3 d503項目模擬模塊的版圖
5.3 d503項目的總體版圖
5.4 版圖數據轉換
5.4.1 導入和導出的數據類型
5.4.2 腳本文件的導入和導出
5.4.3 版圖層定義文件的導入/導出
5.4.4 gdsii數據的導入/導出
5.4.5 從layeditor中導出d503項目版圖數據后讀入cadence
5.5 d503項目版圖的優化
5.5.1 特殊器件參數方面的修改
5.5.2 滿足工藝要求的修改
5.5.3 帶熔絲調節的振蕩器的設計
練習題5
第6章 d503項目的版圖驗證
6.1 dracula及版圖驗證基礎
6.1.1 dracula工具
6.1.2 版圖驗證過程簡介
6.2 d503項目的drc驗證
6.2.1 drc基礎知識及驗證準備工作
6.2.2 d503項目的單元區的drc驗證
6.2.3 d503項目的總體drc驗證
6.3 d503項目的lvs驗證
6.3.1 lvs基礎知識及驗證流程
6.3.2 一個單元的lvs運行過程
6.3.3 多個單元同時做lvs的方法和流程
6.3.4 d503項目的總體lvs驗證
6.4 d503項目drc和lvs經驗總結
6.5 采用dracula進行兩遍邏輯的對照
6.6 d503項目的文檔目錄及管理
練習題6
附錄a chiplogic邏輯提取快捷鍵
附錄b chiplogic版圖設計快捷鍵
附錄c cadence電路圖輸入快捷鍵
1.1 chiplogic系列軟件總體介紹
1.1.1 集成電路分析再設計流程
1.1.2 軟件組成
1.1.3 數據交互
1.2 硬件環境設置
1.2.1 硬件配置要求
1.2.2 硬件構架方案
1.3 軟件環境設置
1.3.1 操作系統配置要求
1.3.2 軟件安裝/卸載
1.3.3 軟件授權配置
1.3.4 服務器前臺運行和后臺運行
1.3.5 將服務器注冊為后臺服務
1.3.6 服務器管理
1.4 將d503芯片數據加載到服務器
1.4.1 芯片圖像數據和工程數據
1.4.2 加載芯片數據的步驟
1.4.3 d503項目的軟、硬件使用環境
練習題1
第2章 集成電路邏輯提取基礎
2.1 邏輯提取流程和d503項目簡介
2.2 邏輯提取準備工作
2.2.1 運行數據服務器
2.2.2 運行邏輯提取軟件chipanalyzer
2.3 劃分工作區
2.3.1 工作區的兩種概念
2.3.2 d503項目工作區創建及設置
2.3.3 工作區的其他操作
2.4 以d503項目為例的邏輯提取工具主界面
2.4.1 工程面板
2.4.2 工程窗口
2.4.3 多層圖像面板
2.4.4 輸出窗口
2.4.5 軟件主界面的其他部分
練習題2
第3章 d503項目的邏輯提取
3.1 d503項目的單元提取
3.1.1 數字單元的提取
3.1.2 觸發器的提取流程
3.1.3 模擬器件的提取
3.2 d503項目的線網提取
3.2.1 線網提取的兩種方法
3.2.2 線網提取的各種操作
3.2.3 線網提取具體步驟
3.2.4 d503項目線網提取結果以及電源/地短路檢查修改方法
3.3 d503項目的單元引腳和線網的連接
3.3.1 單元引腳和線網連接的基本操作
3.3.2 單元引腳和線網連接其他操作
3.3.3 d503項目單元引腳和線網連接中遇到的問題
3.3.4 芯片外部端口的添加操作
3.4 d503項目的電學設計規則檢查及網表對照
3.4.1 erc檢查的執行
3.4.2 erc檢查的類型
3.4.3 erc檢查的經驗分享
3.4.4 d503項目的erc錯誤舉例及修改提示
3.4.5 兩遍網表提取及網表對照（svs）
3.5 提圖單元的邏輯圖準備
3.5.1 邏輯圖輸入工具啟動
3.5.2 一個傳輸門邏輯圖及符號的輸入流程
3.5.3 d503項目的單元邏輯圖準備
3.6 d503項目的數據導入/導出
3.6.1 數據導入/導出基本內容
3.6.2 提圖數據與cadence之間的交互
練習題3
第4章 集成電路版圖設計基礎
4.1 版圖設計流程
4.2 版圖設計工具使用基礎
4.2.1 版圖設計工具啟動
4.2.2 d503項目版圖設計工具主界面
4.2.3 版圖設計工具基本操作
4.3 確定版圖縮放倍率
4.3.1 標尺單位的概念
4.3.2 在軟件內設置標尺單位
4.3.3 d503項目標尺單位與版圖修改
4.4 工作區管理
4.4.1 創建工作區
4.4.2 工作區參數設置
4.4.3 復制工作區
4.4.4 d503項目工作區轉換
4.5 版圖層次的設置
4.5.1 版圖層的命名規則
4.5.2 d503項目版圖層次定義的方法
練習題4
第5章 d503項目的版圖設計
5.1 數字單元和數字模塊的版圖設計
5.1.1 版圖元素的輸入
5.1.2 版圖編輯功能
5.1.3 版圖單元的設計
5.1.4 d503項目的數字單元版圖設計
5.1.5 d503項目數字模塊總體版圖
5.2 模擬器件和模擬模塊的版圖設計
5.2.1 模擬器件的版圖設計
5.2.2 模擬模塊的版圖設計經驗
5.2.3 d503項目模擬模塊的版圖
5.3 d503項目的總體版圖
5.4 版圖數據轉換
5.4.1 導入和導出的數據類型
5.4.2 腳本文件的導入和導出
5.4.3 版圖層定義文件的導入/導出
5.4.4 gdsii數據的導入/導出
5.4.5 從layeditor中導出d503項目版圖數據后讀入cadence
5.5 d503項目版圖的優化
5.5.1 特殊器件參數方面的修改
5.5.2 滿足工藝要求的修改
5.5.3 帶熔絲調節的振蕩器的設計
練習題5
第6章 d503項目的版圖驗證
6.1 dracula及版圖驗證基礎
6.1.1 dracula工具
6.1.2 版圖驗證過程簡介
6.2 d503項目的drc驗證
6.2.1 drc基礎知識及驗證準備工作
6.2.2 d503項目的單元區的drc驗證
6.2.3 d503項目的總體drc驗證
6.3 d503項目的lvs驗證
6.3.1 lvs基礎知識及驗證流程
6.3.2 一個單元的lvs運行過程
6.3.3 多個單元同時做lvs的方法和流程
6.3.4 d503項目的總體lvs驗證
6.4 d503項目drc和lvs經驗總結
6.5 采用dracula進行兩遍邏輯的對照
6.6 d503項目的文檔目錄及管理
練習題6
附錄a chiplogic邏輯提取快捷鍵
附錄b chiplogic版圖設計快捷鍵
附錄c cadence電路圖輸入快捷鍵
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集成電路項目化版圖設計 作者簡介
1993年加入中國華晶電子集團公司中央研究所,1997年起就職于中國華晶電子集團公司MOS總廠設計所，2000年起任無錫華晶矽科微電有限公司集成電路設計經理；2002年1月起任江蘇省超大規模集成電路設計工程技術研究中心技術總監、南通大學兼職教授；；2004年起任江南大學碩士生導師；2007年起任江蘇省科技咨詢專家；2011年起任無錫杰電科技有限公司、無錫芯源微電子有限公司高級技術顧問，2012年起任無錫派盟集成電路科技有限公司總經理，2013年4月起就職于江蘇信息職業技術學院電子信息工程系。
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