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EDA技術實用教程-Verilog HDL版-(第五版) 版權信息
- ISBN：9787030387820
- 條形碼：9787030387820 ; 978-7-03-038782-0
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
EDA技術實用教程-Verilog HDL版-(第五版) 本書特色
本書根據課堂教學和實驗操作的要求，以提高實際工程設計能力為目的，深入淺出地對eda技術、verilog hdl硬件描述語言、fpga開發應用及相關知識做了系統和完整的介紹，使讀者通過本書的學習并完成推薦的實驗，能初步了解和掌握eda的基本內容及實用技術。 本書包括eda的基本知識、常用eda工具的使用方法和目標器件的結構原理、以向導形式和實例為主的方法介紹的多種不同的設計輸入方法、對verilog的設計優化以及基于eda技術的典型設計項目。各章都安排了習題或針對性較強的實驗與設計。書中列舉的大部分verilog設計實例和實驗示例實現的eda工具平臺是quartus ii，硬件平臺是cyclone iii系列fpga，并在eda實驗系統上通過了硬件測試。 本書可作為高等院校電子工程、通信、工業自動化、計算機應用技術、電子對抗、儀器儀表、數字信號或圖像處理等學科的本科生或研究生的電子設計、eda技術課程和verilog hdl硬件描述語言的教材及實驗指導書，同時也可作為相關專業技術人員的自學參考書。
EDA技術實用教程-Verilog HDL版-(第五版) 內容簡介
本書根據課堂教學和實驗操作的要求，以提高實際工程設計能力為目的，深入淺出地對EDA技術、Verilog HDL硬件描述語言、FPGA開發應用及相關知識做了系統和完整的介紹，使讀者通過本書的學習并完成推薦的實驗，能初步了解和掌握EDA的基本內容及實用技術。 本書包括EDA的基本知識、常用EDA工具的使用方法和目標器件的結構原理、以向導形式和實例為主的方法介紹的多種不同的設計輸入方法、對Verilog的設計優化以及基于EDA技術的典型設計項目。各章都安排了習題或針對性較強的實驗與設計。書中列舉的大部分Verilog設計實例和實驗示例實現的EDA工具平臺是Quartus II，硬件平臺是Cyclone III系列FPGA，并在EDA實驗系統上通過了硬件測試。 本書可作為高等院校電子工程、通信、工業自動化、計算機應用技術、電子對抗、儀器儀表、數字信號或圖像處理等學科的本科生或研究生的電子設計、EDA技術課程和Verilog HDL硬件描述語言的教材及實驗指導書，同時也可作為相關專業技術人員的自學參考書。
EDA技術實用教程-Verilog HDL版-(第五版) 目錄
第1章 eda技術概述
1.1 eda技術及其發展
1.2 eda技術實現目標
1.3 硬件描述語言verilog hdl
1.4 其他常用hdl
1.5 hdl綜合
1.6 自頂向下的設計技術
1.7 eda技術的優勢
1.8 eda設計流程
1.8.1 設計輸入（原理圖/hdl文本編輯）
1.8.2 綜合
1.8.3 適配
1.8.4 時序仿真與功能仿真
1.8.5 編程下載
1.8.6 硬件測試
1.9 asic及其設計流程
1.9.1 asic設計簡介
1.9.2 asic設計一般流程簡述
1.10 常用eda工具
1.10.1 設計輸入編輯器
1.10.2 hdl綜合器
1.10.3 仿真器
1.10.4 適配器
1.10.5 下載器
1.11 quartus ii概述
1.12 ip核
1.13 eda技術發展趨勢管窺
習題
第2章 fpga與cpld的結構原理
2.1 pld概述
2.1.1 pld的發展歷程
2.1.2 pld分類
2.2 簡單pld結構原理
2.2.1 邏輯元件符號表示
2.2.2 prom結構原理
2.2.3 pla結構原理
2.2.4 pal結構原理
2.2.5 gal結構原理
2.3 cpld的結構原理
2.4 fpga的結構原理
2.4.1 查找表邏輯結構
2.4.2 cyclone iii系列器件的結構原理
2.5 硬件測試
2.5.1 內部邏輯測試
2.5.2 jtag邊界掃描
2.6 pld產品概述
2.6.1 altera公司的pld器件
2.6.2 lattice公司的pld器件
2.6.3 xilinx公司的pld器件
2.6.4 actel公司的pld器件
2.6.5 altera的fpga配置方式
2.7 cpld/fpga的編程與配置
2.7.1 cpld在系統編程
2.7.2 fpga配置方式
2.7.3 fpga專用配置器件
2.7.4 使用單片機配置fpga
2.7.5 使用cpld配置fpga
習題
第3章 組合電路的verilog設計
3.1 半加器電路的verilog描述
3.2 多路選擇器的verilog描述
3.2.1 4選1多路選擇器及case語句表述方式
3.2.2 4選1多路選擇器及assign語句表述方式
3.2.3 4選1多路選擇器及條件賦值語句表述方式
3.2.4 4選1多路選擇器及條件語句表述方式
3.3 verilog加法器設計
3.3.1 全加器設計及例化語句應用
3.3.2 半加器的udp結構建模描述方式
3.3.3 利用udp元件設計多路選擇器
3.3.4 8位加法器設計及算術操作符應用
3.3.5 算術運算操作符
3.3.6 bcd碼加法器設計
3.4 組合邏輯乘法器設計
3.4.1 參數定義關鍵詞parameter和localparam
3.4.2 整數型寄存器類型定義
3.4.3 for語句用法
3.4.4 移位操作符及其用法
3.4.5 兩則乘法器設計示例
3.4.6 repeat語句用法
3.4.7 while語句用法
3.4.8 parameter的參數傳遞功能
3.5 rtl概念
習題
第4章 時序仿真與硬件實現
4.1 verilog程序輸入與仿真測試
4.1.1 編輯和輸入設計文件
4.1.2 創建工程
4.1.3 全程編譯前約束項目設置
4.1.4 全程綜合與編譯
4.1.5 時序仿真
4.1.6 rtl圖觀察器應用
4.2 引腳鎖定與硬件測試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 as直接編程模式
4.2.4 jtag間接編程模式
4.2.5 usb-blaster驅動程序安裝方法
4.3 電路原理圖設計流程
4.4 利用屬性表述實現引腳鎖定
4.5 keep屬性應用
4.6 signalprobe使用方法
4.7 宏模塊邏輯功能查詢
習題
實驗與設計
4-1 多路選擇器設計實驗
4-2 8位加法器設計實驗
4-3 8位硬件乘法器設計實驗
4-4 十六進制7段數碼顯示譯碼器設計
第5章 時序電路的verilog設計
5.1 基本時序元件的verilog表述
5.1.1 基本d觸發器及其verilog表述
5.1.2 用udp表述d觸發器
5.1.3 含異步復位和時鐘使能的d觸發器及其verilog表述
5.1.4 含同步復位控制的d觸發器及其verilog表述
5.1.5 基本鎖存器及其verilog表述
5.1.6 含清0控制的鎖存器及其verilog表述
5.1.7 異步時序電路的verilog表述特點
5.1.8 時鐘過程表述的特點和規律
5.2 二進制計數器及其verilog表述
5.2.1 簡單加法計數器及其verilog表述
5.2.2 實用加法計數器設計
5.3 移位寄存器的verilog表述與設計
5.3.1 含同步預置功能的移位寄存器設計
5.3.2 使用移位操作符設計移位寄存器
5.4 可預置型計數器設計
5.4.1 同步加載計數器
5.4.2 異步加載計數器
5.4.3 異步清0加載計數器
5.4.4 同步清0加載計數器
5.5 時序電路硬件設計與仿真示例
5.5.1 編輯電路、創建工程和仿真測試
5.5.2 fpga硬件測試
習題
實驗與設計
5-1 應用宏模塊設計數字頻率計
5-2 計數器設計實驗
5-3 數碼掃描顯示電路設計
5-4 模可控計數器設計
5-5 串行靜態顯示控制電路設計
5-6 高速硬件除法器設計
5-7 不同類型的移位寄存器設計
第6章 quartus ii應用深入
6.1 signaltap ii的使用方法
6.2 編輯signaltap ii的觸發信號
6.3 fitter settings項設置
6.4 功能塊chip planner應用
6.4.1 chip planner應用流程說明
6.4.2 chip planner說明
6.5 synplify的應用及接口方法
6.5.1 synplify使用流程
6.5.2 synplify pro與quartus ii接口
習題
實驗與設計
6-1 vga彩條信號顯示控制電路設計
6-2 移位相加型8位硬件乘法器設計
6-3 半整數與奇數分頻器設計
6-4 基于verilog代碼的頻率計設計
第7章 lpm宏模塊的應用
7.1 計數器lpm宏模塊調用
7.1.1 計數器lpm模塊文本代碼的調用
7.1.2 lpm計數器代碼與參數傳遞語句
7.1.3 創建工程與仿真測試
7.2 利用屬性控制乘法器的構建
7.3 lpm_ram宏模塊的設置與使用
7.3.1 初始化文件及其生成
7.3.2 以原理圖方式對lpm_ram進行設置和調用
7.3.3 測試lpm_ram
7.3.4 存儲器的verilog代碼描述
7.3.5 存儲器設計的結構控制
7.4 lpm_rom的定制和使用示例
7.4.1 lpm_rom的調用
7.4.2 簡易正弦信號發生器設計
7.4.3 正弦信號發生器硬件實現和測試
7.5 在系統存儲器數據讀寫編輯器應用
7.6 lpm嵌入式鎖相環調用
7.7 in-system sources and probes editor使用方法
7.8 數控振蕩器核使用方法
7.9 fir核使用方法
7.10 dds實現原理與應用
7.10.1 dds原理
7.10.2 dds信號發生器設計示例
習題
實驗與設計
7-1 查表式硬件運算器設計
7-2 正弦信號發生器設計
7-3 簡易邏輯分析儀設計
7-4 dds正弦信號發生器設計
7-5 移相信號發生器設計
7-6 16位×16位高速硬件乘法器設計
第8章 verilog設計深入
8.1 過程中的兩類賦值語句
8.1.1 未指定延時的阻塞式賦值語句
8.1.2 指定了延時的阻塞式賦值
8.1.3 未指定延時的非阻塞式賦值
8.1.4 指定了延時的非阻塞式賦值
8.1.5 深入認識阻塞與非阻塞式賦值的特點
8.1.6 不同的賦初值方式導致不同綜合結果的示例
8.2 過程語句歸納
8.2.1 過程語句應用總結
8.2.2 深入認識不完整條件語句與時序電路的關系
8.3 if語句歸納
8.3.1 if語句的一般表述形式
8.3.2 關注if語句中的條件指示
8.4 三態與雙向端口設計
8.4.1 三態控制電路設計
8.4.2 雙向端口設計
8.4.3 三態總線控制電路設計
習題
實驗與設計
8-1 硬件消抖動電路設計
8-2 4×4陣列鍵盤鍵信號檢測電路設計
8-3 直流電機綜合測控系統設計
8-4 vga簡單圖像顯示控制模塊設計
8-5 樂曲硬件演奏電路設計
第9章 verilog系統設計優化
9.1 資源優化
9.1.1 資源共享
9.1.2 邏輯優化
9.1.3 串行化
9.2 速度優化
9.2.1 流水線設計
9.2.2 寄存器配平
9.2.3 關鍵路徑法
9.2.4 乒乓操作法
9.2.5 加法樹法
習題
實驗與設計
9-1 采用流水線技術設計高速數字相關器
9-2 線性反饋移位寄存器設計
9-3 基于uart串口控制的模型電子琴設計
9-4 ps2鍵盤控制模型電子琴電路設計
9-5 am幅度調制信號發生器設計
第10章 verilog狀態機設計技術
10.1 verilog狀態機的一般形式
10.1.1 狀態機的特點與優勢
10.1.2 狀態機的一般結構
10.1.3 初始控制與表述
10.2 moore型狀態機及其設計
10.2.1 多過程結構狀態機
10.2.2 序列檢測器及其狀態機設計
10.3 mealy型狀態機設計
10.4 狀態機圖形編輯設計
10.5 不同編碼類型狀態機
10.5.1 直接輸出型編碼
10.5.2 用宏定義語句定義狀態編碼
10.5.3 宏定義命令語句
10.5.4 順序編碼
10.5.5 一位熱碼編碼
10.5.6 狀態編碼設置
10.6 異步有限狀態機設計
10.7 安全狀態機設計
10.7.1 狀態導引法
10.7.2 狀態編碼監測法
10.7.3 借助eda工具自動生成安全狀態機
10.8 硬件數字技術排除毛刺
10.8.1 延時方式去毛刺
10.8.2 邏輯方式去毛刺
習題
實驗與設計
10-1 序列檢測器設計
10-2 adc采樣控制電路設計
10-3 數據采集模塊設計
10-4 五功能智能邏輯筆設計
第11章 16位實用cpu創新設計
11.1 kx9016的結構與特色
11.2 kx9016基本硬件系統設計
11.2.1 單步節拍發生模塊
11.2.2 alu模塊
11.2.3 比較器模塊
11.2.4 基本寄存器與寄存器陣列組
11.2.5 移位器模塊
11.2.6 程序與數據存儲器模塊
11.3 kx9016v1指令系統設計
11.3.1 指令格式
11.3.2 指令操作碼
11.3.3 軟件程序設計實例
11.3.4 kx9016v1控制器設計
11.3.5 指令設計實例詳解
11.4 kx9016的時序仿真與硬件測試
11.4.1 時序仿真與指令執行波形分析
11.4.2 cpu工作情況的硬件測試
11.5 kx9016應用程序設計實例和系統優化
11.5.1 乘法算法及其硬件實現
11.5.2 kx9016v1的硬件系統優化
習題
實驗與設計
11-1 16位cpu驗證性設計綜合實驗
11-2 新指令設計及程序測試實驗
11-3 16位cpu的優化設計與創新
11-4 cpu創新設計競賽
第12章 mcu與fpga片上系統開發
12.1 fpga擴展mcu開發技術
12.1.1 fpga擴展方案及其系統設計技術
12.1.2 基于單片機ip軟核的soc設計方案
12.2 fpga擴展方案設計實例
12.2.1 串進并出/并進串出雙向端口擴展模塊設計
12.2.2 8位四通道數據交換擴展模塊設計
12.2.3 存儲器讀寫的fpga擴展模塊設計
12.2.4 四通道pwm信號發生器接口模塊設計
12.2.5 李薩如圖波形發生器擴展模塊設計
12.3 基于單片機核的fpga片上系統設計
12.3.1 單片機擴展串進并出/并進串出模塊的soc設計
12.3.2 擴展sram模塊的片上系統設計
12.3.3 擴展移相信號發生器模塊的片上系統設計
實驗與設計
12-1 單片機串口擴展fpga片上系統設計
12-2 單片機數據交換fpga擴展電路設計
12-3 擴展外部數據存儲器的fpga單片系統設計
12-4 四通道pwm信號發生器及其mcu控制系統設計
12-5 移相信號發生器和掃頻信號發生器的片上系統設計
12-6 李薩如圖波形發生器的fpga片上系統設計
12-7 脈寬/占空比/等精度頻率多功能測試儀設計
第13章 verilog語句語法補充說明
13.1 verilog文字規則
13.2 數據類型
13.2.1 net網線類型
13.2.2 register寄存器類型
13.2.3 存儲器類型
13.3 操作符
13.4 常用語句補充
13.4.1 initial過程語句使用示例
13.4.2 forever循環語句
13.4.3 編譯指示語句
13.4.4 任務和函數語句
13.5 用庫元件實現結構描述
習題
實驗與設計
13-1 spwm脈寬調制控制系統設計
13-2 點陣型與字符型液晶顯示器驅動控制電路設計
13-3 數字彩色液晶顯示控制電路設計
13-4 串行adc/dac控制電路設計
第14章 verilog test bench仿真
14.1 verilog行為仿真流程
14.2 verilog測試基準實例
14.3 verilog test bench測試流程
14.4 verilog系統任務和系統函數
14.4.1 系統任務和系統函數
14.4.2 預編譯語句
14.5 延時模型
14.5.1 #延時和門延時
14.5.2 延時說明塊
14.6 其他仿真語句
14.6.1 fork_join塊語句
14.6.2 wait語句
14.6.3 force語句和release語句
14.6.4 deassign語句
14.7 仿真激勵信號的產生
14.8 verilog數字系統仿真
習題
實驗與設計
14-1 在modelsim上對計數器的test bench進行仿真
14-2 在modelsim上進行16位累加器設計仿真
附錄 eda開發系統及相關軟硬件
參考文獻
1.1 eda技術及其發展
1.2 eda技術實現目標
1.3 硬件描述語言verilog hdl
1.4 其他常用hdl
1.5 hdl綜合
1.6 自頂向下的設計技術
1.7 eda技術的優勢
1.8 eda設計流程
1.8.1 設計輸入（原理圖/hdl文本編輯）
1.8.2 綜合
1.8.3 適配
1.8.4 時序仿真與功能仿真
1.8.5 編程下載
1.8.6 硬件測試
1.9 asic及其設計流程
1.9.1 asic設計簡介
1.9.2 asic設計一般流程簡述
1.10 常用eda工具
1.10.1 設計輸入編輯器
1.10.2 hdl綜合器
1.10.3 仿真器
1.10.4 適配器
1.10.5 下載器
1.11 quartus ii概述
1.12 ip核
1.13 eda技術發展趨勢管窺
習題
第2章 fpga與cpld的結構原理
2.1 pld概述
2.1.1 pld的發展歷程
2.1.2 pld分類
2.2 簡單pld結構原理
2.2.1 邏輯元件符號表示
2.2.2 prom結構原理
2.2.3 pla結構原理
2.2.4 pal結構原理
2.2.5 gal結構原理
2.3 cpld的結構原理
2.4 fpga的結構原理
2.4.1 查找表邏輯結構
2.4.2 cyclone iii系列器件的結構原理
2.5 硬件測試
2.5.1 內部邏輯測試
2.5.2 jtag邊界掃描
2.6 pld產品概述
2.6.1 altera公司的pld器件
2.6.2 lattice公司的pld器件
2.6.3 xilinx公司的pld器件
2.6.4 actel公司的pld器件
2.6.5 altera的fpga配置方式
2.7 cpld/fpga的編程與配置
2.7.1 cpld在系統編程
2.7.2 fpga配置方式
2.7.3 fpga專用配置器件
2.7.4 使用單片機配置fpga
2.7.5 使用cpld配置fpga
習題
第3章 組合電路的verilog設計
3.1 半加器電路的verilog描述
3.2 多路選擇器的verilog描述
3.2.1 4選1多路選擇器及case語句表述方式
3.2.2 4選1多路選擇器及assign語句表述方式
3.2.3 4選1多路選擇器及條件賦值語句表述方式
3.2.4 4選1多路選擇器及條件語句表述方式
3.3 verilog加法器設計
3.3.1 全加器設計及例化語句應用
3.3.2 半加器的udp結構建模描述方式
3.3.3 利用udp元件設計多路選擇器
3.3.4 8位加法器設計及算術操作符應用
3.3.5 算術運算操作符
3.3.6 bcd碼加法器設計
3.4 組合邏輯乘法器設計
3.4.1 參數定義關鍵詞parameter和localparam
3.4.2 整數型寄存器類型定義
3.4.3 for語句用法
3.4.4 移位操作符及其用法
3.4.5 兩則乘法器設計示例
3.4.6 repeat語句用法
3.4.7 while語句用法
3.4.8 parameter的參數傳遞功能
3.5 rtl概念
習題
第4章 時序仿真與硬件實現
4.1 verilog程序輸入與仿真測試
4.1.1 編輯和輸入設計文件
4.1.2 創建工程
4.1.3 全程編譯前約束項目設置
4.1.4 全程綜合與編譯
4.1.5 時序仿真
4.1.6 rtl圖觀察器應用
4.2 引腳鎖定與硬件測試
4.2.1 引腳鎖定
4.2.2 編譯文件下載
4.2.3 as直接編程模式
4.2.4 jtag間接編程模式
4.2.5 usb-blaster驅動程序安裝方法
4.3 電路原理圖設計流程
4.4 利用屬性表述實現引腳鎖定
4.5 keep屬性應用
4.6 signalprobe使用方法
4.7 宏模塊邏輯功能查詢
習題
實驗與設計
4-1 多路選擇器設計實驗
4-2 8位加法器設計實驗
4-3 8位硬件乘法器設計實驗
4-4 十六進制7段數碼顯示譯碼器設計
第5章 時序電路的verilog設計
5.1 基本時序元件的verilog表述
5.1.1 基本d觸發器及其verilog表述
5.1.2 用udp表述d觸發器
5.1.3 含異步復位和時鐘使能的d觸發器及其verilog表述
5.1.4 含同步復位控制的d觸發器及其verilog表述
5.1.5 基本鎖存器及其verilog表述
5.1.6 含清0控制的鎖存器及其verilog表述
5.1.7 異步時序電路的verilog表述特點
5.1.8 時鐘過程表述的特點和規律
5.2 二進制計數器及其verilog表述
5.2.1 簡單加法計數器及其verilog表述
5.2.2 實用加法計數器設計
5.3 移位寄存器的verilog表述與設計
5.3.1 含同步預置功能的移位寄存器設計
5.3.2 使用移位操作符設計移位寄存器
5.4 可預置型計數器設計
5.4.1 同步加載計數器
5.4.2 異步加載計數器
5.4.3 異步清0加載計數器
5.4.4 同步清0加載計數器
5.5 時序電路硬件設計與仿真示例
5.5.1 編輯電路、創建工程和仿真測試
5.5.2 fpga硬件測試
習題
實驗與設計
5-1 應用宏模塊設計數字頻率計
5-2 計數器設計實驗
5-3 數碼掃描顯示電路設計
5-4 模可控計數器設計
5-5 串行靜態顯示控制電路設計
5-6 高速硬件除法器設計
5-7 不同類型的移位寄存器設計
第6章 quartus ii應用深入
6.1 signaltap ii的使用方法
6.2 編輯signaltap ii的觸發信號
6.3 fitter settings項設置
6.4 功能塊chip planner應用
6.4.1 chip planner應用流程說明
6.4.2 chip planner說明
6.5 synplify的應用及接口方法
6.5.1 synplify使用流程
6.5.2 synplify pro與quartus ii接口
習題
實驗與設計
6-1 vga彩條信號顯示控制電路設計
6-2 移位相加型8位硬件乘法器設計
6-3 半整數與奇數分頻器設計
6-4 基于verilog代碼的頻率計設計
第7章 lpm宏模塊的應用
7.1 計數器lpm宏模塊調用
7.1.1 計數器lpm模塊文本代碼的調用
7.1.2 lpm計數器代碼與參數傳遞語句
7.1.3 創建工程與仿真測試
7.2 利用屬性控制乘法器的構建
7.3 lpm_ram宏模塊的設置與使用
7.3.1 初始化文件及其生成
7.3.2 以原理圖方式對lpm_ram進行設置和調用
7.3.3 測試lpm_ram
7.3.4 存儲器的verilog代碼描述
7.3.5 存儲器設計的結構控制
7.4 lpm_rom的定制和使用示例
7.4.1 lpm_rom的調用
7.4.2 簡易正弦信號發生器設計
7.4.3 正弦信號發生器硬件實現和測試
7.5 在系統存儲器數據讀寫編輯器應用
7.6 lpm嵌入式鎖相環調用
7.7 in-system sources and probes editor使用方法
7.8 數控振蕩器核使用方法
7.9 fir核使用方法
7.10 dds實現原理與應用
7.10.1 dds原理
7.10.2 dds信號發生器設計示例
習題
實驗與設計
7-1 查表式硬件運算器設計
7-2 正弦信號發生器設計
7-3 簡易邏輯分析儀設計
7-4 dds正弦信號發生器設計
7-5 移相信號發生器設計
7-6 16位×16位高速硬件乘法器設計
第8章 verilog設計深入
8.1 過程中的兩類賦值語句
8.1.1 未指定延時的阻塞式賦值語句
8.1.2 指定了延時的阻塞式賦值
8.1.3 未指定延時的非阻塞式賦值
8.1.4 指定了延時的非阻塞式賦值
8.1.5 深入認識阻塞與非阻塞式賦值的特點
8.1.6 不同的賦初值方式導致不同綜合結果的示例
8.2 過程語句歸納
8.2.1 過程語句應用總結
8.2.2 深入認識不完整條件語句與時序電路的關系
8.3 if語句歸納
8.3.1 if語句的一般表述形式
8.3.2 關注if語句中的條件指示
8.4 三態與雙向端口設計
8.4.1 三態控制電路設計
8.4.2 雙向端口設計
8.4.3 三態總線控制電路設計
習題
實驗與設計
8-1 硬件消抖動電路設計
8-2 4×4陣列鍵盤鍵信號檢測電路設計
8-3 直流電機綜合測控系統設計
8-4 vga簡單圖像顯示控制模塊設計
8-5 樂曲硬件演奏電路設計
第9章 verilog系統設計優化
9.1 資源優化
9.1.1 資源共享
9.1.2 邏輯優化
9.1.3 串行化
9.2 速度優化
9.2.1 流水線設計
9.2.2 寄存器配平
9.2.3 關鍵路徑法
9.2.4 乒乓操作法
9.2.5 加法樹法
習題
實驗與設計
9-1 采用流水線技術設計高速數字相關器
9-2 線性反饋移位寄存器設計
9-3 基于uart串口控制的模型電子琴設計
9-4 ps2鍵盤控制模型電子琴電路設計
9-5 am幅度調制信號發生器設計
第10章 verilog狀態機設計技術
10.1 verilog狀態機的一般形式
10.1.1 狀態機的特點與優勢
10.1.2 狀態機的一般結構
10.1.3 初始控制與表述
10.2 moore型狀態機及其設計
10.2.1 多過程結構狀態機
10.2.2 序列檢測器及其狀態機設計
10.3 mealy型狀態機設計
10.4 狀態機圖形編輯設計
10.5 不同編碼類型狀態機
10.5.1 直接輸出型編碼
10.5.2 用宏定義語句定義狀態編碼
10.5.3 宏定義命令語句
10.5.4 順序編碼
10.5.5 一位熱碼編碼
10.5.6 狀態編碼設置
10.6 異步有限狀態機設計
10.7 安全狀態機設計
10.7.1 狀態導引法
10.7.2 狀態編碼監測法
10.7.3 借助eda工具自動生成安全狀態機
10.8 硬件數字技術排除毛刺
10.8.1 延時方式去毛刺
10.8.2 邏輯方式去毛刺
習題
實驗與設計
10-1 序列檢測器設計
10-2 adc采樣控制電路設計
10-3 數據采集模塊設計
10-4 五功能智能邏輯筆設計
第11章 16位實用cpu創新設計
11.1 kx9016的結構與特色
11.2 kx9016基本硬件系統設計
11.2.1 單步節拍發生模塊
11.2.2 alu模塊
11.2.3 比較器模塊
11.2.4 基本寄存器與寄存器陣列組
11.2.5 移位器模塊
11.2.6 程序與數據存儲器模塊
11.3 kx9016v1指令系統設計
11.3.1 指令格式
11.3.2 指令操作碼
11.3.3 軟件程序設計實例
11.3.4 kx9016v1控制器設計
11.3.5 指令設計實例詳解
11.4 kx9016的時序仿真與硬件測試
11.4.1 時序仿真與指令執行波形分析
11.4.2 cpu工作情況的硬件測試
11.5 kx9016應用程序設計實例和系統優化
11.5.1 乘法算法及其硬件實現
11.5.2 kx9016v1的硬件系統優化
習題
實驗與設計
11-1 16位cpu驗證性設計綜合實驗
11-2 新指令設計及程序測試實驗
11-3 16位cpu的優化設計與創新
11-4 cpu創新設計競賽
第12章 mcu與fpga片上系統開發
12.1 fpga擴展mcu開發技術
12.1.1 fpga擴展方案及其系統設計技術
12.1.2 基于單片機ip軟核的soc設計方案
12.2 fpga擴展方案設計實例
12.2.1 串進并出/并進串出雙向端口擴展模塊設計
12.2.2 8位四通道數據交換擴展模塊設計
12.2.3 存儲器讀寫的fpga擴展模塊設計
12.2.4 四通道pwm信號發生器接口模塊設計
12.2.5 李薩如圖波形發生器擴展模塊設計
12.3 基于單片機核的fpga片上系統設計
12.3.1 單片機擴展串進并出/并進串出模塊的soc設計
12.3.2 擴展sram模塊的片上系統設計
12.3.3 擴展移相信號發生器模塊的片上系統設計
實驗與設計
12-1 單片機串口擴展fpga片上系統設計
12-2 單片機數據交換fpga擴展電路設計
12-3 擴展外部數據存儲器的fpga單片系統設計
12-4 四通道pwm信號發生器及其mcu控制系統設計
12-5 移相信號發生器和掃頻信號發生器的片上系統設計
12-6 李薩如圖波形發生器的fpga片上系統設計
12-7 脈寬/占空比/等精度頻率多功能測試儀設計
第13章 verilog語句語法補充說明
13.1 verilog文字規則
13.2 數據類型
13.2.1 net網線類型
13.2.2 register寄存器類型
13.2.3 存儲器類型
13.3 操作符
13.4 常用語句補充
13.4.1 initial過程語句使用示例
13.4.2 forever循環語句
13.4.3 編譯指示語句
13.4.4 任務和函數語句
13.5 用庫元件實現結構描述
習題
實驗與設計
13-1 spwm脈寬調制控制系統設計
13-2 點陣型與字符型液晶顯示器驅動控制電路設計
13-3 數字彩色液晶顯示控制電路設計
13-4 串行adc/dac控制電路設計
第14章 verilog test bench仿真
14.1 verilog行為仿真流程
14.2 verilog測試基準實例
14.3 verilog test bench測試流程
14.4 verilog系統任務和系統函數
14.4.1 系統任務和系統函數
14.4.2 預編譯語句
14.5 延時模型
14.5.1 #延時和門延時
14.5.2 延時說明塊
14.6 其他仿真語句
14.6.1 fork_join塊語句
14.6.2 wait語句
14.6.3 force語句和release語句
14.6.4 deassign語句
14.7 仿真激勵信號的產生
14.8 verilog數字系統仿真
習題
實驗與設計
14-1 在modelsim上對計數器的test bench進行仿真
14-2 在modelsim上進行16位累加器設計仿真
附錄 eda開發系統及相關軟硬件
參考文獻
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