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Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程
包郵 Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程
作者：聶章龍
所屬叢書(shū)：
全國(guó)高等職業(yè)教育規(guī)劃教材
開(kāi)本：
16開(kāi)
頁(yè)數(shù)：
218頁(yè)
本類(lèi)榜單：計(jì)算機(jī)/網(wǎng)絡(luò)銷(xiāo)量榜
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Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程 版權(quán)信息
- ISBN：9787111313656
- 條形碼：9787111313656 ; 978-7-111-31365-6
- 裝幀：暫無(wú)
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類(lèi)：>
Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程 本書(shū)特色
《Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程》：全國(guó)高等職業(yè)教育規(guī)劃教材
Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程 目錄
出版說(shuō)明前言第1章 CPLD，F(xiàn)PGA項(xiàng)目開(kāi)發(fā)入門(mén)1．1 CPLD／FPGA開(kāi)發(fā)系統(tǒng)概述1．1．1 PLD的發(fā)展歷程及發(fā)展趨勢(shì)1．1．2 CPLD／FPGA概述1．1．3 CPLD／FPGA的結(jié)構(gòu)與原理1．2 CPLD／FPGA器件識(shí)別1．2．1 CPLD／FPGA產(chǎn)品概況1．2．2 MAX系列產(chǎn)品的基本功能及編程方式1．3 CCITCPLD／FPGA實(shí)驗(yàn)儀使用1．3．1 實(shí)驗(yàn)儀結(jié)構(gòu)設(shè)計(jì)1．3．2 熟悉實(shí)驗(yàn)儀的元器件1．3．3 解析主控芯片EPMl270T144C51．3．4 了解實(shí)驗(yàn)儀的外圍接口及其引腳對(duì)應(yīng)關(guān)系1．3．5 設(shè)計(jì)實(shí)驗(yàn)儀原理圖1．3．6 設(shè)計(jì)Byte Blastel下載口1．4 QuartusⅡ開(kāi)發(fā)環(huán)境應(yīng)用1．4．1 安裝QuartusIl7．2開(kāi)發(fā)環(huán)境1．4.2 設(shè)計(jì)三人表決器1．5 Verilog HDL語(yǔ)言基礎(chǔ)應(yīng)用1．5．1 認(rèn)識(shí)Verilog HDL語(yǔ)言基本結(jié)構(gòu)1．5．2 辨別Verilog HDL語(yǔ)言數(shù)據(jù)類(lèi)型1．5．3 識(shí)別Verilog HDL語(yǔ)言運(yùn)算符及表達(dá)式1．6 Verilog HDL語(yǔ)言實(shí)例設(shè)計(jì)1．6．1 閃爍燈設(shè)計(jì)1．6．2 流水燈設(shè)計(jì)1．7 習(xí)題第2章 基于CPLD，F(xiàn)PGA的單元項(xiàng)目開(kāi)發(fā)2．1 項(xiàng)目l設(shè)計(jì)基本邏輯門(mén)電路2．2 項(xiàng)目2設(shè)計(jì)譯碼器2．2．1 任務(wù)1設(shè)計(jì)3．8譯碼器2．2．2 任務(wù)2設(shè)計(jì)八段LED數(shù)碼管譯碼電路2．3 項(xiàng)目3編碼器和數(shù)據(jù)選擇器設(shè)計(jì)2．3．1 任務(wù)l設(shè)計(jì)8-3優(yōu)先編碼器2．3．2 任務(wù)2設(shè)計(jì)4．1數(shù)據(jù)選擇器2．4 項(xiàng)目4觸發(fā)器設(shè)計(jì)2．4．1 任務(wù)l觸發(fā)器概述2．4．2 任務(wù)2識(shí)別基本觸發(fā)器2．4．3 任務(wù)3識(shí)別觸發(fā)器的邏輯功能2．4．4 任務(wù)4設(shè)計(jì)時(shí)鐘觸發(fā)器2．4．5 任務(wù)5設(shè)計(jì)直接置位復(fù)位觸發(fā)器2．4．6 任務(wù)6轉(zhuǎn)換不同邏輯功能的觸發(fā)器2．5 項(xiàng)目5全加器設(shè)計(jì)2．5．1 任務(wù)1設(shè)計(jì)一位全加器2．5．2 任務(wù)2設(shè)計(jì)串行進(jìn)位加法器2．5．3 任務(wù)3設(shè)計(jì)先行進(jìn)位加法器2．5．4 任務(wù)4設(shè)計(jì)加減法器2．6 項(xiàng)目6計(jì)數(shù)器設(shè)計(jì)2．6．1 任務(wù)1設(shè)計(jì)二進(jìn)制計(jì)數(shù)器2．6．2 任務(wù)2設(shè)計(jì)七進(jìn)制計(jì)數(shù)器2．6．3 任務(wù)3采用異步置數(shù)和同步清零的方法設(shè)計(jì)七進(jìn)制計(jì)數(shù)器2．7 項(xiàng)目7乘法器設(shè)計(jì)2．7．1 任務(wù)1利用被乘數(shù)左移法設(shè)無(wú)符號(hào)乘法器2．7．2 任務(wù)2利用部分積右移法設(shè)無(wú)符號(hào)乘法器2．7．3 任務(wù)3設(shè)計(jì)帶符號(hào)乘法器2．8 項(xiàng)目8除法器設(shè)計(jì)2．8．1 任務(wù)1利用比較法設(shè)計(jì)除法器2．8．2 任務(wù)2利用恢復(fù)余數(shù)法設(shè)計(jì)除法器2．8．3 任務(wù)3利用不恢復(fù)余數(shù)法設(shè)計(jì)除法器2．9 項(xiàng)目9鍵盤(pán)LED發(fā)光二極管應(yīng)用設(shè)計(jì)2．9．1 任務(wù)1鍵盤(pán)LED發(fā)光二極管應(yīng)用之2．9．2 任務(wù)2鍵盤(pán)LED發(fā)光二極管應(yīng)用之二2．9．3 任務(wù)3鍵盤(pán)去抖動(dòng)設(shè)計(jì)2．10 項(xiàng)目10靜、動(dòng)態(tài)LED發(fā)光二極管顯示2．10．1 任務(wù)1靜態(tài)數(shù)碼管的顯示設(shè)計(jì)2．10．2 任務(wù)2動(dòng)態(tài)數(shù)碼管顯示設(shè)計(jì)2．11 項(xiàng)目11點(diǎn)陣LED顯示屏及其漢字顯示2．11．1 任務(wù)1點(diǎn)陣LED顯示屏測(cè)試2．11．2 任務(wù)2漢字顯示2．12 項(xiàng)目12蜂鳴器應(yīng)用設(shè)計(jì)2．12．1 任務(wù)1發(fā)出報(bào)警聲2．12．2 任務(wù)2設(shè)計(jì)簡(jiǎn)易數(shù)字電子琴2．12．3 任務(wù)3設(shè)計(jì)“梁祝”音樂(lè)片段2．13 項(xiàng)目13LCD液晶顯示系統(tǒng)設(shè)計(jì)2．13．1 任務(wù)1了解液晶顯示的基礎(chǔ)知識(shí)2．13．2 任務(wù)2液晶屏滾動(dòng)顯示“www．ccit．is．cn”字符2．14 習(xí)題第3章 基于CPLD，F(xiàn)PGA的綜合項(xiàng)目開(kāi)發(fā)3．1 項(xiàng)目1基于VerilogHDL的數(shù)字時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)3．1．1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析3．1．2 任務(wù)2分頻模塊設(shè)計(jì)3．1．3 任務(wù)3校時(shí)模塊設(shè)計(jì)3．1．4 任務(wù)4計(jì)時(shí)處理模塊設(shè)計(jì)3．1．5 任務(wù)5報(bào)時(shí)模塊設(shè)計(jì)3．1．6 任務(wù)6顯示模塊設(shè)計(jì)3．1．7 任務(wù)7頂層模塊設(shè)計(jì)3．1．8 任務(wù)8下載調(diào)試運(yùn)行3．2 項(xiàng)目2基于VerilogHDL的交通信號(hào)燈模擬控制設(shè)計(jì)3．2．1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析3．2．2 任務(wù)2初始化模塊設(shè)計(jì)3．2．3 任務(wù)3分頻模塊設(shè)計(jì)3．2．4 任務(wù)4控制A方向4盞燈亮火模塊設(shè)計(jì)3．2．5 任務(wù)5控制B方向4盞燈亮滅模塊設(shè)計(jì)3．2．6 任務(wù)6A、B方向各種燈剩余時(shí)間的顯示模塊設(shè)計(jì)3．2．7 任務(wù)7頂層文件設(shè)計(jì)3．2．8 任務(wù)8下載調(diào)試運(yùn)行3．3 項(xiàng)目3UART異步串行通信設(shè)計(jì)3．3．1 任務(wù)l串行通信基礎(chǔ)知識(shí)3．3．2 任務(wù)2串行發(fā)送模塊設(shè)計(jì)3．3．3 任務(wù)3串行接收模塊設(shè)計(jì)3．4 項(xiàng)目4基于VerilogHDL的四路數(shù)字式競(jìng)賽搶答器設(shè)計(jì)3．4．1 任務(wù)1任務(wù)提出及設(shè)計(jì)分析3．4．2 任務(wù)2信號(hào)鎖存電路設(shè)計(jì)3．4．3 任務(wù)3計(jì)分電路設(shè)計(jì)3．4．4 任務(wù)4數(shù)碼管顯示電路設(shè)計(jì)3．4．5 任務(wù)5頂層文件設(shè)計(jì)3．4．6 任務(wù)6下載調(diào)試運(yùn)行3．5 習(xí)題附錄附錄A Verilog HDL關(guān)鍵字附錄B Quartusl L7．2支持的Verilog HDL數(shù)據(jù)類(lèi)型和語(yǔ)句附錄C 基于Verilog HDL的CPLD／FPGA設(shè)計(jì)常見(jiàn)問(wèn)題解析附錄D 高級(jí)語(yǔ)言的串行通信編程參考文獻(xiàn)
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Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程 節(jié)選
《Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程》以Altera公司的MAXII系列EPMl270T144C：5N為藍(lán)本闡述了基于CPLD／FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，重點(diǎn)放在工程實(shí)踐能力和Verilog HDL硬件描述語(yǔ)言的編程開(kāi)發(fā)能力方面。《Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程》按照基于工作過(guò)程的以“項(xiàng)目”為載體的教學(xué)模式的思路進(jìn)行編寫(xiě)，“項(xiàng)目”的選取以直觀、生動(dòng)、有趣、實(shí)用為原則，并遵循由易到難、由簡(jiǎn)單到綜合的學(xué)習(xí)規(guī)律。全書(shū)共3章，第1章主要介紹CPLD／FPGA項(xiàng)目開(kāi)發(fā)入門(mén)，包括CPLD／FPGA開(kāi)發(fā)系統(tǒng)概述、0uartusⅡ開(kāi)發(fā)環(huán)境的使用、Verilog HDL硬件描述語(yǔ)言編程基礎(chǔ)；第2章以13個(gè)單元項(xiàng)目為載體來(lái)介紹組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)和數(shù)字系統(tǒng)設(shè)計(jì)（如鍵盤(pán)、數(shù)碼管、液晶、點(diǎn)陣屏、音樂(lè)等外圍接口的驅(qū)動(dòng)）；第3章以電子時(shí)鐘、交通信號(hào)燈控制、串行通信、數(shù)字式競(jìng)賽搶答器4個(gè)綜合項(xiàng)目為載體，介紹用Verilog HDL硬件描述語(yǔ)言進(jìn)行綜合項(xiàng)目開(kāi)發(fā)的一般步驟，使讀者在實(shí)踐中鍛煉編程、調(diào)試和創(chuàng)新能力，形成良好的編程風(fēng)格。附錄中給出了數(shù)字系統(tǒng)設(shè)計(jì)中的常見(jiàn)問(wèn)題解析。《Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程》可作為高職高專(zhuān)電子工程、計(jì)算機(jī)、微電子、自動(dòng)控制等相關(guān)專(zhuān)業(yè)電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation，EDA）課程的教材，也可作為EDA初學(xué)者或工程技術(shù)人員的參考資料。
Verilog HDL與CPLD/FPGA項(xiàng)目開(kāi)發(fā)教程 相關(guān)資料
插圖：隨著電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)的不斷發(fā)展，其含義也在不斷發(fā)生變化，早期的電子設(shè)計(jì)自動(dòng)化多指類(lèi)似Protel電路版圖的設(shè)計(jì)自動(dòng)化概念，這種概念僅限于電路元器件與元器件之問(wèn)（即芯片外）設(shè)計(jì)自動(dòng)化，而由于微電子技術(shù)的不斷發(fā)展，當(dāng)今的EDA技術(shù)則更多的是指可編程邏輯器件的設(shè)計(jì)技術(shù)，即芯片內(nèi)的電路設(shè)計(jì)自動(dòng)化。也就是說(shuō)，開(kāi)發(fā)人員完全可以通過(guò)自己的電路設(shè)計(jì)來(lái)定制其芯片內(nèi)部的電路功能，使之成為設(shè)計(jì)者自己的專(zhuān)用集成電路（ASIC）芯片。這就是我們今天所說(shuō)的的EDA技術(shù)——用戶(hù)PLD（可編程邏輯器件）技術(shù)。它的應(yīng)用無(wú)處不在，從簡(jiǎn)單的邏輯電路、時(shí)序電路設(shè)計(jì)到復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)，從通信領(lǐng)域（軟件無(wú)線電）、數(shù)字信號(hào)處理（DSP）領(lǐng)域，到嵌入式／片上系統(tǒng)（SOC）及各種IP內(nèi)核等諸多領(lǐng)域。如果說(shuō)原來(lái)的Tango（Protel）問(wèn)世在電子設(shè)計(jì)領(lǐng)域是一次革命的話，那么，今天的CPLD／FPGA技術(shù)稱(chēng)得上是電子設(shè)計(jì)領(lǐng)域的第二次革命。隨著可編程器件PLD技術(shù)的不斷發(fā)展和崛起，其功能之卓越和先進(jìn)已經(jīng)令當(dāng)今的電子工程師們贊嘆不已，除了它設(shè)計(jì)靈活、仿真調(diào)試方便、體積小、容量大、I／O口豐富、成本低廉、易編程和加密等優(yōu)點(diǎn)外，更突出的特點(diǎn)是其芯片的在系統(tǒng)可編程技術(shù)。也就是說(shuō)，它不但具有可編程和可再反復(fù)編程的能力，而且只要把器件插在用戶(hù)自己設(shè)計(jì)的目標(biāo)系統(tǒng)內(nèi)或線路板上，就可以重新構(gòu)造其設(shè)計(jì)邏輯而對(duì)器件進(jìn)行編程或者反復(fù)編程，這種技術(shù)被稱(chēng)為在系統(tǒng)可編程技術(shù)，簡(jiǎn)稱(chēng)ISP技術(shù)。由于ISP技術(shù)的應(yīng)用，打破了產(chǎn)品開(kāi)發(fā)時(shí)必須先編程后裝配的慣例，而可以做到先裝配后編程，成為產(chǎn)品后還可以在系統(tǒng)內(nèi)反復(fù)編程和修改。ISP技術(shù)使得系統(tǒng)內(nèi)硬件的功能像軟件一樣被編程配置，使系統(tǒng)的升級(jí)和維護(hù)變得更容易和方便。可以說(shuō)，可編程器件真正做到了硬件的“軟件化”自動(dòng)設(shè)計(jì)。
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