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國(guó)外電子與通信教材系列
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信號(hào)完整性指南 版權(quán)信息
- ISBN：9787121105975
- 條形碼：9787121105975 ; 978-7-121-10597-5
- 裝幀：暫無(wú)
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類(lèi)：>>>
信號(hào)完整性指南 本書(shū)特色
本書(shū)中，作者將帶著你遍歷數(shù)字設(shè)計(jì)師可能會(huì)用到的方法，確保不容易受到模擬特性可能對(duì)它們產(chǎn)生的干擾。這是綜合處理方法，它顯示了如何在虛擬世界和現(xiàn)實(shí)世界中工作，才能避免信號(hào)完整性問(wèn)題的綜合方法。聯(lián)想到信號(hào)完整性是一個(gè)被“黑色魔術(shù)”技術(shù)主導(dǎo)的主題，這是很誘人的。
本書(shū)描述了建模和行為仿真怎樣讓工程師在項(xiàng)目的初期做出明智的決定。這涉及一些棘手的課題，如傳輸線建模——在未來(lái)幾年將是極其重要的一種技能。
信號(hào)完整性指南 內(nèi)容簡(jiǎn)介
本書(shū)是高速數(shù)字設(shè)計(jì)中現(xiàn)代信號(hào)完整性測(cè)試和測(cè)量方面全面、權(quán)威、極具實(shí)踐價(jià)值的指導(dǎo)手冊(cè)。此領(lǐng)域的三位頂級(jí)專(zhuān)家將指導(dǎo)你對(duì)現(xiàn)代邏輯信號(hào)檢測(cè)和嵌入式系統(tǒng)故障進(jìn)行系統(tǒng)地診斷、觀察、分析和排除。作者用簡(jiǎn)單易懂的語(yǔ)言，介紹了嵌入式系統(tǒng)從規(guī)格定型到前仿真的整個(gè)生命周期，描述了其中的關(guān)鍵技術(shù)和概念。本書(shū)介紹了怎樣使用實(shí)時(shí)測(cè)試和測(cè)量技術(shù)，解決當(dāng)今不斷增長(zhǎng)、難于滿(mǎn)足的互操作性和兼容性要求，給出詳細(xì)、完整的案例分析，使讀者學(xué)會(huì)如何應(yīng)對(duì)一般設(shè)計(jì)上的挑戰(zhàn)，包括：不增加任何額外費(fèi)用確保接口與正時(shí)間裕度之間的同步操作；計(jì)算總的抖動(dòng)預(yù)算；在高速串行接口設(shè)計(jì)中管理復(fù)雜的折中問(wèn)題。
本書(shū)適合作為信號(hào)完整性相關(guān)領(lǐng)域的電子工程師和片上系統(tǒng)設(shè)計(jì)人員的參考指南，也適合作為信號(hào)完整性相關(guān)專(zhuān)業(yè)方向的研究生教材。
信號(hào)完整性指南 目錄
第1章 引言
1.1 生命周期：開(kāi)發(fā)仿真策略的動(dòng)機(jī)
1.2 原型：互連高速數(shù)字信號(hào)
1.3 預(yù)加重
1.4 實(shí)時(shí)測(cè)試和測(cè)量的必要性
小結(jié)
第2章 芯片到芯片的時(shí)域特性和仿真
2.1 根本原因
2.2 cmos鎖存器
2.3 時(shí)序故障
2.4 建立和保持限制
2.5 芯片定時(shí)的公共時(shí)鐘
2.6 建立和保持spice仿真
2.7 定時(shí)預(yù)算
2.8 共同時(shí)鐘io定時(shí)
2.9 使用標(biāo)準(zhǔn)負(fù)載的共同時(shí)鐘10定時(shí)
2.10 共同時(shí)鐘結(jié)構(gòu)的限制
2.11 10電路內(nèi)部
2.12 cmos接收機(jī)
2.13 cmos差分接收機(jī)
2.14 引腳電容
2.15 接收機(jī)的電流電壓特性
2.16 cmos推挽式驅(qū)動(dòng)器
2.17 輸出阻抗
2.18 輸出上升時(shí)間和下降時(shí)間
2.19 cmos電流模驅(qū)動(dòng)器
2.20 io電路的行為建模
2.21 cmos推挽式驅(qū)動(dòng)器的行為模型
2.22 行為建模的假設(shè)條件
2.23 ibis模型介紹
2.24 ibis標(biāo)題
2.25 ibis引腳列表
2.26 ibis接收機(jī)模型
2.27 ibis驅(qū)動(dòng)器模型
2.28 行為建模的假設(shè)條件
2.29 spice模型與ibis模型的比較
2.30 10電路模型的正確性和質(zhì)量
小結(jié)
第3章 信號(hào)路徑分析
3.1 傳輸線環(huán)境
3.2 阻抗特性、反射與信號(hào)完整性
3.3 反射系數(shù)、阻抗和tdr的概念
3.4 觀察真實(shí)世界的電路特性
3.5 tdr分辨率因子
3.6 差分tdr測(cè)量
3.7 信號(hào)完整性應(yīng)用的頻域測(cè)量
小結(jié)
第4章 ddr2案例研究
4.1 從共同的前身演變而來(lái)
4.2 ddr2信號(hào)
4.3 寫(xiě)時(shí)序
4.4 讀時(shí)序
4.5 對(duì)io的逐漸認(rèn)識(shí)
4.6 片外驅(qū)動(dòng)器
4.7 片上終端
4.8 上升波形和下降波形
4.9 互連敏感度分析
4.10 導(dǎo)體損耗和介質(zhì)損耗
4.11 阻抗容差
4.12 引腳到引腳的電容變化
4.13 字節(jié)內(nèi)的長(zhǎng)度變化
4.14 dimm連接器串?dāng)_
4.15 參考電壓交流噪聲和電阻容差
4.16 邊坡降因子
4.17 *終讀寫(xiě)時(shí)間預(yù)算
4.18 保守源
小結(jié)
第5章 實(shí)時(shí)測(cè)量：探測(cè)
5.1 現(xiàn)代示波器探針剖析
5.2 探測(cè)方法
5.3 測(cè)量質(zhì)量
5.4 定義探針
5.5 示波器探針
5.6 動(dòng)態(tài)范圍限制
5.7 先進(jìn)的探測(cè)技術(shù)
5.8 邏輯分析儀探測(cè)
小結(jié)
第6章 測(cè)試和調(diào)試：示波器和邏輯分析儀
6.1 信號(hào)完整性基礎(chǔ)
6.2 信號(hào)完整性概念
6.3 驗(yàn)證工具：示波器
6.4 驗(yàn)證工具：邏輯分析儀
6.5 模擬和數(shù)字測(cè)量的結(jié)合
6.6 眼圖分析
小結(jié)
第7章 用信號(hào)源去重構(gòu)實(shí)際信號(hào)
7.1 觀測(cè)和控制電路行為
7.2 激勵(lì)和控制
7.3 信號(hào)生成技術(shù)
7.4 任意函數(shù)發(fā)生器
7.5 任意波形發(fā)生器
7.6 邏輯信號(hào)源
小結(jié)
第8章 信號(hào)分析和一致性
8.1 標(biāo)準(zhǔn)的框架
8.2 用于一致性測(cè)量的高性能工具
8.3 驗(yàn)證和一致性測(cè)量
8.4 理解串行結(jié)構(gòu)
8.5 物理層一致性測(cè)試
8.6 測(cè)量光信號(hào)
8.7 一致性測(cè)量考慮：分析
8.8 測(cè)試串行鏈路
8.9 探頭和探測(cè)
8.10 軟件工具
8.11 發(fā)射機(jī)測(cè)量示例
8.12 阻抗和鏈路測(cè)量
8.13 接收機(jī)測(cè)試帶來(lái)獨(dú)特的挑戰(zhàn)
8.14 數(shù)字驗(yàn)證和一致性
8.15 多總線系統(tǒng)
小結(jié)
第9章 pci express案例研究
9.1 高速串行接口
9.2 敏感度分析
9.3 理想驅(qū)動(dòng)器和損耗傳輸線
9.4 帶有去加重的差分驅(qū)動(dòng)器
9.5 卡阻抗容差
9.6 3d不連續(xù)性
9.7 通道階躍響應(yīng)
9.8 串?dāng)_機(jī)理
9.9 串?dāng)_引起的抖動(dòng)
9.10 通道特性
9.11 敏感度分析結(jié)果
9.12 模型與硬件的關(guān)系
小結(jié)
第10章 無(wú)線信號(hào)
10.1 射頻信號(hào)
10.2 頻率測(cè)量
10.3 實(shí)時(shí)頻譜分析儀概述
10.4 實(shí)時(shí)頻譜分析儀是怎樣工作的
10.5 應(yīng)用實(shí)時(shí)頻譜分析儀
小結(jié)
術(shù)語(yǔ)表
1.1 生命周期：開(kāi)發(fā)仿真策略的動(dòng)機(jī)
1.2 原型：互連高速數(shù)字信號(hào)
1.3 預(yù)加重
1.4 實(shí)時(shí)測(cè)試和測(cè)量的必要性
小結(jié)
第2章 芯片到芯片的時(shí)域特性和仿真
2.1 根本原因
2.2 cmos鎖存器
2.3 時(shí)序故障
2.4 建立和保持限制
2.5 芯片定時(shí)的公共時(shí)鐘
2.6 建立和保持spice仿真
2.7 定時(shí)預(yù)算
2.8 共同時(shí)鐘io定時(shí)
2.9 使用標(biāo)準(zhǔn)負(fù)載的共同時(shí)鐘10定時(shí)
2.10 共同時(shí)鐘結(jié)構(gòu)的限制
2.11 10電路內(nèi)部
2.12 cmos接收機(jī)
2.13 cmos差分接收機(jī)
2.14 引腳電容
2.15 接收機(jī)的電流電壓特性
2.16 cmos推挽式驅(qū)動(dòng)器
2.17 輸出阻抗
2.18 輸出上升時(shí)間和下降時(shí)間
2.19 cmos電流模驅(qū)動(dòng)器
2.20 io電路的行為建模
2.21 cmos推挽式驅(qū)動(dòng)器的行為模型
2.22 行為建模的假設(shè)條件
2.23 ibis模型介紹
2.24 ibis標(biāo)題
2.25 ibis引腳列表
2.26 ibis接收機(jī)模型
2.27 ibis驅(qū)動(dòng)器模型
2.28 行為建模的假設(shè)條件
2.29 spice模型與ibis模型的比較
2.30 10電路模型的正確性和質(zhì)量
小結(jié)
第3章 信號(hào)路徑分析
3.1 傳輸線環(huán)境
3.2 阻抗特性、反射與信號(hào)完整性
3.3 反射系數(shù)、阻抗和tdr的概念
3.4 觀察真實(shí)世界的電路特性
3.5 tdr分辨率因子
3.6 差分tdr測(cè)量
3.7 信號(hào)完整性應(yīng)用的頻域測(cè)量
小結(jié)
第4章 ddr2案例研究
4.1 從共同的前身演變而來(lái)
4.2 ddr2信號(hào)
4.3 寫(xiě)時(shí)序
4.4 讀時(shí)序
4.5 對(duì)io的逐漸認(rèn)識(shí)
4.6 片外驅(qū)動(dòng)器
4.7 片上終端
4.8 上升波形和下降波形
4.9 互連敏感度分析
4.10 導(dǎo)體損耗和介質(zhì)損耗
4.11 阻抗容差
4.12 引腳到引腳的電容變化
4.13 字節(jié)內(nèi)的長(zhǎng)度變化
4.14 dimm連接器串?dāng)_
4.15 參考電壓交流噪聲和電阻容差
4.16 邊坡降因子
4.17 *終讀寫(xiě)時(shí)間預(yù)算
4.18 保守源
小結(jié)
第5章 實(shí)時(shí)測(cè)量：探測(cè)
5.1 現(xiàn)代示波器探針剖析
5.2 探測(cè)方法
5.3 測(cè)量質(zhì)量
5.4 定義探針
5.5 示波器探針
5.6 動(dòng)態(tài)范圍限制
5.7 先進(jìn)的探測(cè)技術(shù)
5.8 邏輯分析儀探測(cè)
小結(jié)
第6章 測(cè)試和調(diào)試：示波器和邏輯分析儀
6.1 信號(hào)完整性基礎(chǔ)
6.2 信號(hào)完整性概念
6.3 驗(yàn)證工具：示波器
6.4 驗(yàn)證工具：邏輯分析儀
6.5 模擬和數(shù)字測(cè)量的結(jié)合
6.6 眼圖分析
小結(jié)
第7章 用信號(hào)源去重構(gòu)實(shí)際信號(hào)
7.1 觀測(cè)和控制電路行為
7.2 激勵(lì)和控制
7.3 信號(hào)生成技術(shù)
7.4 任意函數(shù)發(fā)生器
7.5 任意波形發(fā)生器
7.6 邏輯信號(hào)源
小結(jié)
第8章 信號(hào)分析和一致性
8.1 標(biāo)準(zhǔn)的框架
8.2 用于一致性測(cè)量的高性能工具
8.3 驗(yàn)證和一致性測(cè)量
8.4 理解串行結(jié)構(gòu)
8.5 物理層一致性測(cè)試
8.6 測(cè)量光信號(hào)
8.7 一致性測(cè)量考慮：分析
8.8 測(cè)試串行鏈路
8.9 探頭和探測(cè)
8.10 軟件工具
8.11 發(fā)射機(jī)測(cè)量示例
8.12 阻抗和鏈路測(cè)量
8.13 接收機(jī)測(cè)試帶來(lái)獨(dú)特的挑戰(zhàn)
8.14 數(shù)字驗(yàn)證和一致性
8.15 多總線系統(tǒng)
小結(jié)
第9章 pci express案例研究
9.1 高速串行接口
9.2 敏感度分析
9.3 理想驅(qū)動(dòng)器和損耗傳輸線
9.4 帶有去加重的差分驅(qū)動(dòng)器
9.5 卡阻抗容差
9.6 3d不連續(xù)性
9.7 通道階躍響應(yīng)
9.8 串?dāng)_機(jī)理
9.9 串?dāng)_引起的抖動(dòng)
9.10 通道特性
9.11 敏感度分析結(jié)果
9.12 模型與硬件的關(guān)系
小結(jié)
第10章 無(wú)線信號(hào)
10.1 射頻信號(hào)
10.2 頻率測(cè)量
10.3 實(shí)時(shí)頻譜分析儀概述
10.4 實(shí)時(shí)頻譜分析儀是怎樣工作的
10.5 應(yīng)用實(shí)時(shí)頻譜分析儀
小結(jié)
術(shù)語(yǔ)表
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信號(hào)完整性指南 節(jié)選
《信號(hào)完整性指南:實(shí)時(shí)測(cè)試、測(cè)量與設(shè)計(jì)仿真》是高速數(shù)字設(shè)計(jì)中現(xiàn)代信號(hào)完整性測(cè)試和測(cè)量方面全面、權(quán)威、極具實(shí)踐價(jià)值的指導(dǎo)手冊(cè)。此領(lǐng)域的三位頂級(jí)專(zhuān)家將指導(dǎo)你對(duì)現(xiàn)代邏輯信號(hào)檢測(cè)和嵌入式系統(tǒng)故障進(jìn)行系統(tǒng)地診斷、觀察、分析和排除。作者用簡(jiǎn)單易懂的語(yǔ)言，介紹了嵌入式系統(tǒng)從規(guī)格定型到前仿真的整個(gè)生命周期，描述了其中的關(guān)鍵技術(shù)和概念。《信號(hào)完整性指南:實(shí)時(shí)測(cè)試、測(cè)量與設(shè)計(jì)仿真》介紹了怎樣使用實(shí)時(shí)測(cè)試和測(cè)量技術(shù)，解決當(dāng)今不斷增長(zhǎng)、難于滿(mǎn)足的互操作性和兼容性要求，給出詳細(xì)、完整的案例分析，使讀者學(xué)會(huì)如何應(yīng)對(duì)一般設(shè)計(jì)上的挑戰(zhàn)，包括：不增加任何額外費(fèi)用確保接口與正時(shí)間裕度之間的同步操作；計(jì)算總的抖動(dòng)預(yù)算；在高速串行接口設(shè)計(jì)中管理復(fù)雜的折中問(wèn)題。《信號(hào)完整性指南:實(shí)時(shí)測(cè)試、測(cè)量與設(shè)計(jì)仿真》適合作為信號(hào)完整性相關(guān)領(lǐng)域的電子工程師和片上系統(tǒng)設(shè)計(jì)人員的參考指南，也適合作為信號(hào)完整性相關(guān)專(zhuān)業(yè)方向的研究生教材。
信號(hào)完整性指南 相關(guān)資料
插圖：為了說(shuō)明早期協(xié)作的重要性，作為一個(gè)例子，假設(shè)以下情景來(lái)模擬現(xiàn)實(shí)中的這些煩惱。項(xiàng)目x像火箭發(fā)射一樣已開(kāi)始啟動(dòng)。設(shè)想這是一個(gè)秘密的商議，項(xiàng)目開(kāi)發(fā)中的任何人都還沒(méi)有聽(tīng)說(shuō)之前就已經(jīng)明確界定。那么，高級(jí)工程技術(shù)人員會(huì)表示，在時(shí)間安排上會(huì)不切實(shí)際，尤其是高端項(xiàng)目是最消耗公司資源的。然而，對(duì)客戶(hù)的承諾已經(jīng)做出，市場(chǎng)計(jì)劃也已經(jīng)展開(kāi)，財(cái)政也已經(jīng)撥款，并且車(chē)輪已經(jīng)運(yùn)轉(zhuǎn)——第一個(gè)多米諾骨牌已經(jīng)倒下，將引起一系列的事件。 在PCB布局布線之前，第二個(gè)多米諾骨牌已經(jīng)到位。工程副總裁已確定了預(yù)算，指出這是符合市場(chǎng)價(jià)值導(dǎo)向的，具有市場(chǎng)的競(jìng)爭(zhēng)力。這項(xiàng)預(yù)算要求4層PCB設(shè)計(jì)：信號(hào)一地一電源一信號(hào)。當(dāng)首次看到波形時(shí)，PCB設(shè)計(jì)者會(huì)擔(dān)心在某些區(qū)域的路由能力會(huì)成為瓶頸。信號(hào)完整性工程師表示要重點(diǎn)關(guān)注在微帶傳輸線中的高前端串?dāng)_和PCI Express（串行總線接口PCIE）中信號(hào)的高邊沿速率。然而，無(wú)論電路板設(shè)計(jì)者還是信號(hào)完整性工程師都不能證明方案的不可行性，所以設(shè)計(jì)按照計(jì)劃進(jìn)行。一個(gè)富有挑戰(zhàn)性的進(jìn)度安排將成為第三塊多米諾骨牌。為了達(dá)到計(jì)劃進(jìn)度，電路板設(shè)計(jì)組必須安排兩個(gè)頂級(jí)設(shè)計(jì)人員12小時(shí)輪班工作三周，每周只有一個(gè)休息日。誠(chéng)然，自動(dòng)布線可以節(jié)省很多勞動(dòng)時(shí)間，但當(dāng)布線非常密集時(shí)，這并不能取代經(jīng)驗(yàn)豐富的設(shè)計(jì)師。公司的設(shè)計(jì)者需要在布線開(kāi)始之初去處理布線的限制。再假設(shè)，進(jìn)度表贏得了這些時(shí)間。信號(hào)完整性小組需要對(duì)電路板上的800個(gè)網(wǎng)絡(luò)進(jìn)行分配限制，而這意味著他需要對(duì)總數(shù)超出1000個(gè)的網(wǎng)絡(luò)進(jìn)行監(jiān)控，而在這之前布線就開(kāi)始了。在這個(gè)了不起的技術(shù)與汗水的結(jié)合壯舉中，設(shè)計(jì)小組還要在進(jìn)度計(jì)劃中生成光繪文件（Gerber）。非常值得贊揚(yáng)，他們強(qiáng)制整個(gè)團(tuán)隊(duì)每個(gè)人都出席，對(duì)完整的設(shè)計(jì)審查只用了一天。他們甚至還邀請(qǐng)了一些來(lái)自其他公司、經(jīng)驗(yàn)豐富的人參與到項(xiàng)目中。其中的一些人發(fā)現(xiàn)了問(wèn)題：一個(gè)PCIe差分對(duì)走線幾乎接近千兆位媒體獨(dú)立接口（GMII）時(shí)鐘信號(hào)。邊沿速率為2.5千兆比特（吉比特）每秒（Gb／s）的PCIe信號(hào)明確界定的規(guī)格是10 V／ns。邊沿速率為125 MHz的GMII時(shí)鐘信號(hào)只有1 V／ns，其很容易受到較高邊沿速率信號(hào)的侵入引起的串?dāng)_，但這一信息在元件數(shù)據(jù)表中是難以獲得的。信號(hào)完整性工程師要采取的行動(dòng)是獲得物理層接口（PHY’）和10控制器的IBIS（輸入輸出緩沖信息規(guī)范）數(shù)據(jù)表。他可以成功地拿到PHY芯片的數(shù)據(jù)表，但是IO控制
信號(hào)完整性指南 作者簡(jiǎn)介
Geoff Lawday，英國(guó)新白金漢大學(xué)泰克測(cè)量實(shí)驗(yàn)室教授，講授信號(hào)完整性工程和高性能總線系統(tǒng)等大學(xué)課程。
David lreland泰克公司歐洲和亞洲區(qū)域設(shè)計(jì)及制造市場(chǎng)部經(jīng)理，有超過(guò)30年的測(cè)試和測(cè)量經(jīng)驗(yàn)，發(fā)表了很多高水平信號(hào)完整性論文。
Greg Edlund IBM全球工程技術(shù)服務(wù)部高級(jí)工程師，參與開(kāi)發(fā)、測(cè)試1 0多個(gè)高性能計(jì)算平臺(tái)。
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