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VERILOG數字系統設計教程第2版 版權信息
- ISBN：9787811243093
- 條形碼：9787811243093 ; 978-7-81124-309-3
- 裝幀：暫無
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
VERILOG數字系統設計教程第2版 本書特色
《Verilog數字系統設計教程》(第2版)可作為電子工程類、自動控制類、計算機類的大學本科高年級及研究生教學用書，亦可供其他工程人員自學與參考。
《Verilog數字系統設計教程》是在1998年北京航空航天大學出版社出版的《復雜數字電路與系統的Verilog HDL設計技術》和2003年《Verilog數字系統設計教程》基礎上修訂的，是一本既有理論又有實踐的設計大全。
VERILOG數字系統設計教程第2版 內容簡介
本書講述了自20世紀90年代開始在美國和其他先進的工業化國家逐步推廣的利用硬件描述語言（verilog hdl）建模、仿真和綜合的設計復雜數字邏輯電路與系統的方法和技術。書中內容從算法和計算的基本概念出發，講述如何由硬線邏輯電路來實現復雜數字邏輯系統的方法。全書共分4部分。**部分共8章，即verilog數字設計基礎篇，可作為本科生的入門教材。第二部分共10章，即設計和驗證篇，可作為本科高年級學生或研究生學習數字系統設計的參考書。第三部分為實踐篇，共提供12個上機練習和實驗范例。第四部分是語法篇，即verilog 硬件描述語言參考手冊；ieee verilog13642001標準簡介，以反映verilog語法的*新變化，可供讀者學習、查詢之用。
本書的教學方式以每2學時講授一章為宜，每次課后需要花10 h復習思考。完成10章學習后，就可以開始做上機練習，由簡單到復雜，由典型到一般，循序漸進地學習verilog hdl基礎知識。按照書上的步驟，可以使大學電子類及計算機工程類本科及研究生，以及相關領域的設計工程人員在半年內掌握verilog hdl設計技術。
本書可作為電子工程類、自動控制類、計算機類的大學本科高年級及研究生教學用書，亦可供其他工程人員自學與參考。
VERILOG數字系統設計教程第2版 目錄
**部分 verilog數字設計基礎
第1章 verilog的基本知識
1.1 硬件描述語言hdl
1.2 verilog hdl的歷史
1.2.1 什么是verilog hdl
1.2.2 verilog hdl的產生及發展
1.3 verilog hdl和 vhdl的比較
1.4 verilog的應用情況和適用的設計
1.5 采用verilog hdl設計復雜數字電路的優點
1.5.1 傳統設計方法——電路原理圖輸入法
1.5.2 verilog hdl設計法與傳統的電路原理圖輸入法的比較
1.5.3 verilog的標準化與軟核的重用
1.5.4 軟核、固核和硬核的概念及其重用
1.6 采用硬件描述語言(verilog hdl)的設計流程簡介
1.6.1 自頂向下(top_down)設計的基本概念
1.6.2 層次管理的基本概念
1.6.3 具體模塊的設計編譯和仿真的過程
1.6.4 具體工藝器件的優化、映像和布局布線
小結
思考題
第2章 verilog語法的基本概念
概述
2.1 verilog模塊的基本概念
2.2 verilog用于模塊的測試
小結
思考題
第3章 模塊的結構、數據類型、變量和基本運算符號
概述
3.1 模塊的結構
3.1.1 模塊的端口定義
3.1.2 模塊內容
3.1.3 理解要點
3.1.4 要點總結
3.2 數據類型及其常量和變量
3.2.1 常量
3.2.2 變量
3.3 運算符及表達式
3.3.1 基本的算術運算符
3.3.2 位運算符
小結
思考題
第4章 運算符、賦值語句和結構說明語句
概述
4.1 邏輯運算符
4.2 關系運算符
4.3 等式運算符
4.4 移位運算符
4.5 位拼接運算符
4.6 縮減運算符
4.7 優先級別
4.8 關 鍵 詞
4.9 賦值語句和塊語句
4.9.1 賦值語句
4.9.2 塊語句
小結
思考題
第5章 條件語句、循環語句、塊語句與生成語句
概述
5.1 條件語句（if_else語句）
5.2 case語句
5.3 條件語句的語法
5.4 多路分支語句
5.5 循環語句
5.5.1 forever語句
5.5.2 repeat語句
5.5.3 while語句
5.5.4 for語句
5.6 順序塊和并行塊
5.6.1 塊語句的類型
5.6.2 塊語句的特點
5.7 生成塊
5.7.1 循環生成語句
5.7.2 條件生成語句
5.7.3 case生成語句
5.8舉例
5.8.1 四選一多路選擇器
5.8.2 四位計數器
小結
思考題
第6章 結構語句、系統任務、函數語句和顯示系統任務
概述
6.1 結構說明語句
6.1.1 initial語句
6.1.2 always語句
6.2 task和function說明語句
6.2.1 task和function說明語句的不同點
6.2.2 task說明語句
6.2.3 function說明語句
6.2.4 函數的使用舉例
6.2.5 自動（遞歸）函數
6.2.6 常量函數
6.2.7 帶符號函數
6.3 關于使用任務和函數的小結
6.4 常用的系統任務
6.4.1 ＄display和＄write任務
6.4.2 文件輸出
6.4.3 顯示層次
6.4.4 選通顯示
6.4.5 值變轉儲文件
6.5 其他系統函數和任務
小結
思考題
第7章 調試用系統任務和常用編譯預處理語句
概述
7.1 系統任務 ＄monitor
7.2 時間度量系統函數＄time
7.3 系統任務＄finish
7.4 系統任務＄stop
7.5 系統任務＄readmemb和＄readmemh
7.6 系統任務 ＄random
7.7 編譯預處理
7.7.1 宏定義define
7.7.2 文件包含"處理include
7.7.3 時間尺度timescale
7.7.4 條件編譯命令ifdef、else、endif
7.7.5 條件執行
小結
思考題
第8章 語法概念總復習練習
概述
小結
第二部分 設計和驗證部分
第9章 verilog hdl模型的不同抽象級別
概述
9.1 門級結構描述
9.1.1 與非門、或門和反向器及其說明語法
9.1.2 用門級結構描述d觸發器
9.1.3 由已經設計成的模塊構成更高一層的模塊
9.2 verilog hdl的行為描述建模
9.2.1 僅用于產生仿真測試信號的verilog hdl行為描述建模
9.2.2 verilog hdl建模在topdown設計中的作用和行為建模的可綜合性問題
9.3 用戶定義的原語
小結
思考題
第10章 如何編寫和驗證簡單的純組合邏輯模塊
概述
10.1 加法器
10.2 乘法器
10.3 比較器
10.4 多路器
10.5 總線和總線操作
10.6 流水線
小結
思考題
第11章 復雜數字系統的構成
概述
11.1 運算部件和數據流動的控制邏輯
11.1.1 數字邏輯電路的種類
11.1.2 數字邏輯電路的構成
11.2 數據在寄存器中的暫時保存
11.3 數據流動的控制
11.4 在verilog hdl設計中啟用同步時序邏輯
11.5 數據接口的同步方法
小結
思考題
第12章 同步狀態機的原理、結構和設計
概述
12.1 狀態機的結構
12.2 mealy狀態機和moore狀態機的不同點
12.3 如何用verilog來描述可綜合的狀態機
12.3.1 用可綜合verilog模塊設計狀態機的典型辦法
12.3.2 用可綜合的verilog模塊設計、用獨熱碼表示狀態的狀態機
12.3.3 用可綜合的verilog模塊設計、由輸出指定的碼表示狀態的狀態機
12.3.4 用可綜合的verilog模塊設計復雜的多輸出狀態機時常用的方法
小結
思考題
第13章 設計可綜合的狀態機的指導原則
概述
13.1 用verilog hdl語言設計可綜合的狀態機的指導原則
13.2 典型的狀態機實例
13.3 綜合的一般原則
13.4 語言指導原則
13.5 可綜合風格的verilog hdl模塊實例
13.5.1 組合邏輯電路設計實例
13.5.2 時序邏輯電路設計實例
13.6 狀態機的置位與復位
13.6.1 狀態機的異步置位與復位
13.6.2 狀態機的同步置位與復位
小結
思考題
第14章 深入理解阻塞和非阻塞賦值的不同
概述
14.1 阻塞和非阻塞賦值的異同
14.1.1 阻塞賦值
14.1.2 非阻塞賦值
14.2 verilog模塊編程要點
14.3 verilog的層次化事件隊列
14.4 自觸發always塊
14.5 移位寄存器模型
14.6 阻塞賦值及一些簡單的例子
14.7 時序反饋移位寄存器建模
14.8 組合邏輯建模時應使用阻塞賦值
14.9 時序和組合的混合邏輯——使用非阻塞賦值
14.10 其他阻塞和非阻塞混合使用的原則
14.11 對同一變量進行多次賦值
14.12 常見的對于非阻塞賦值的誤解
小結
思考題
第15章 較復雜時序邏輯電路設計實踐
概述
小結
思考題
第16章 復雜時序邏輯電路設計實踐
概述
16.1 二線制i2c cmos串行eeprom的簡單介紹
16.2 i2c總線特征介紹
16.3 二線制i2c cmos串行eeprom的讀寫操作
16.4 eeprom的verilog hdl程序
總結
思考題
第17章 簡化的 risc_cpu設計
概述
17.1 課題的來由和設計環境介紹
17.2 什么是cpu
17.3 risc_cpu結構
17.3.1 時鐘發生器
17.3.2 指令寄存器
17.3.3 累加器
17.3.4 算術運算器
17.3.5 數據控制器
17.3.6 地址多路器
17.3.7 程序計數器
17.3.8 狀態控制器
17.3.9 外圍模塊
17.4 risc_cpu 操作和時序
17.4.1 系統的復位和啟動操作
17.4.2 總線讀操作
17.4.3 總線寫操作
17.5 risc_cpu尋址方式和指令系統
17.6 risc_cpu模塊的調試
17.6.1 risc_cpu模塊的前仿真
17.6.2 risc_cpu模塊的綜合
17.6.3 risc_cpu模塊的優化和布局布線
小結
思考題
第18章 虛擬器件/接口、ip和基于平臺的設計方法及其在大型數字系統設計中的作用
概述
18.1 軟核和硬核、宏單元、虛擬器件、設計和驗證ip以及基于平臺的設計方法
18.2 設計和驗證ip供應商
18.3 虛擬模塊的設計
18.4 虛擬接口模塊的實例
小結
思考題
第三部分 設計示范與實驗練習
概述
練習一 簡單的組合邏輯設計
練習二 簡單分頻時序邏輯電路的設計
練習三 利用條件語句實現計數分頻時序電路
練習四 阻塞賦值與非阻塞賦值的區別
練習五 用always塊實現較復雜的組合邏輯電路
練習六 在verilog hdl中使用函數
練習七 在verilog hdl中使用任務（task）
練習八 利用有限狀態機進行時序邏輯的設計
練習九 利用狀態機實現比較復雜的接口設計
練習十 通過模塊實例調用實現大型系統的設計
練習十一 簡單卷積器的設計
附錄一 a/d轉換器的verilog hdl模型機所需要的技術參數
附錄二 2k*8位 異步 cmos 靜態ram hm65162模型
練習十二 利用sram設計一個fifo
第四部分 語法篇
語法篇1 關于verilog hdl的說明
一、 關于 ieee 1364標準
二、 verilog簡介
三、 語法總結
四、 編寫verilog hdl源代碼的標準
五、 設計流程
語法篇2 verilog硬件描述語言參考手冊
一、 verilog hdl語句與常用標志符（按字母順序排列）
二、 系統任務和函數（system task and function）
三、 常用系統任務和函數的詳細使用說明
四、 command line options 命令行的可選項
五、 ieee verilog 13642001標準簡介
參考文獻
第1章 verilog的基本知識
1.1 硬件描述語言hdl
1.2 verilog hdl的歷史
1.2.1 什么是verilog hdl
1.2.2 verilog hdl的產生及發展
1.3 verilog hdl和 vhdl的比較
1.4 verilog的應用情況和適用的設計
1.5 采用verilog hdl設計復雜數字電路的優點
1.5.1 傳統設計方法——電路原理圖輸入法
1.5.2 verilog hdl設計法與傳統的電路原理圖輸入法的比較
1.5.3 verilog的標準化與軟核的重用
1.5.4 軟核、固核和硬核的概念及其重用
1.6 采用硬件描述語言(verilog hdl)的設計流程簡介
1.6.1 自頂向下(top_down)設計的基本概念
1.6.2 層次管理的基本概念
1.6.3 具體模塊的設計編譯和仿真的過程
1.6.4 具體工藝器件的優化、映像和布局布線
小結
思考題
第2章 verilog語法的基本概念
概述
2.1 verilog模塊的基本概念
2.2 verilog用于模塊的測試
小結
思考題
第3章 模塊的結構、數據類型、變量和基本運算符號
概述
3.1 模塊的結構
3.1.1 模塊的端口定義
3.1.2 模塊內容
3.1.3 理解要點
3.1.4 要點總結
3.2 數據類型及其常量和變量
3.2.1 常量
3.2.2 變量
3.3 運算符及表達式
3.3.1 基本的算術運算符
3.3.2 位運算符
小結
思考題
第4章 運算符、賦值語句和結構說明語句
概述
4.1 邏輯運算符
4.2 關系運算符
4.3 等式運算符
4.4 移位運算符
4.5 位拼接運算符
4.6 縮減運算符
4.7 優先級別
4.8 關 鍵 詞
4.9 賦值語句和塊語句
4.9.1 賦值語句
4.9.2 塊語句
小結
思考題
第5章 條件語句、循環語句、塊語句與生成語句
概述
5.1 條件語句（if_else語句）
5.2 case語句
5.3 條件語句的語法
5.4 多路分支語句
5.5 循環語句
5.5.1 forever語句
5.5.2 repeat語句
5.5.3 while語句
5.5.4 for語句
5.6 順序塊和并行塊
5.6.1 塊語句的類型
5.6.2 塊語句的特點
5.7 生成塊
5.7.1 循環生成語句
5.7.2 條件生成語句
5.7.3 case生成語句
5.8舉例
5.8.1 四選一多路選擇器
5.8.2 四位計數器
小結
思考題
第6章 結構語句、系統任務、函數語句和顯示系統任務
概述
6.1 結構說明語句
6.1.1 initial語句
6.1.2 always語句
6.2 task和function說明語句
6.2.1 task和function說明語句的不同點
6.2.2 task說明語句
6.2.3 function說明語句
6.2.4 函數的使用舉例
6.2.5 自動（遞歸）函數
6.2.6 常量函數
6.2.7 帶符號函數
6.3 關于使用任務和函數的小結
6.4 常用的系統任務
6.4.1 ＄display和＄write任務
6.4.2 文件輸出
6.4.3 顯示層次
6.4.4 選通顯示
6.4.5 值變轉儲文件
6.5 其他系統函數和任務
小結
思考題
第7章 調試用系統任務和常用編譯預處理語句
概述
7.1 系統任務 ＄monitor
7.2 時間度量系統函數＄time
7.3 系統任務＄finish
7.4 系統任務＄stop
7.5 系統任務＄readmemb和＄readmemh
7.6 系統任務 ＄random
7.7 編譯預處理
7.7.1 宏定義define
7.7.2 文件包含"處理include
7.7.3 時間尺度timescale
7.7.4 條件編譯命令ifdef、else、endif
7.7.5 條件執行
小結
思考題
第8章 語法概念總復習練習
概述
小結
第二部分 設計和驗證部分
第9章 verilog hdl模型的不同抽象級別
概述
9.1 門級結構描述
9.1.1 與非門、或門和反向器及其說明語法
9.1.2 用門級結構描述d觸發器
9.1.3 由已經設計成的模塊構成更高一層的模塊
9.2 verilog hdl的行為描述建模
9.2.1 僅用于產生仿真測試信號的verilog hdl行為描述建模
9.2.2 verilog hdl建模在topdown設計中的作用和行為建模的可綜合性問題
9.3 用戶定義的原語
小結
思考題
第10章 如何編寫和驗證簡單的純組合邏輯模塊
概述
10.1 加法器
10.2 乘法器
10.3 比較器
10.4 多路器
10.5 總線和總線操作
10.6 流水線
小結
思考題
第11章 復雜數字系統的構成
概述
11.1 運算部件和數據流動的控制邏輯
11.1.1 數字邏輯電路的種類
11.1.2 數字邏輯電路的構成
11.2 數據在寄存器中的暫時保存
11.3 數據流動的控制
11.4 在verilog hdl設計中啟用同步時序邏輯
11.5 數據接口的同步方法
小結
思考題
第12章 同步狀態機的原理、結構和設計
概述
12.1 狀態機的結構
12.2 mealy狀態機和moore狀態機的不同點
12.3 如何用verilog來描述可綜合的狀態機
12.3.1 用可綜合verilog模塊設計狀態機的典型辦法
12.3.2 用可綜合的verilog模塊設計、用獨熱碼表示狀態的狀態機
12.3.3 用可綜合的verilog模塊設計、由輸出指定的碼表示狀態的狀態機
12.3.4 用可綜合的verilog模塊設計復雜的多輸出狀態機時常用的方法
小結
思考題
第13章 設計可綜合的狀態機的指導原則
概述
13.1 用verilog hdl語言設計可綜合的狀態機的指導原則
13.2 典型的狀態機實例
13.3 綜合的一般原則
13.4 語言指導原則
13.5 可綜合風格的verilog hdl模塊實例
13.5.1 組合邏輯電路設計實例
13.5.2 時序邏輯電路設計實例
13.6 狀態機的置位與復位
13.6.1 狀態機的異步置位與復位
13.6.2 狀態機的同步置位與復位
小結
思考題
第14章 深入理解阻塞和非阻塞賦值的不同
概述
14.1 阻塞和非阻塞賦值的異同
14.1.1 阻塞賦值
14.1.2 非阻塞賦值
14.2 verilog模塊編程要點
14.3 verilog的層次化事件隊列
14.4 自觸發always塊
14.5 移位寄存器模型
14.6 阻塞賦值及一些簡單的例子
14.7 時序反饋移位寄存器建模
14.8 組合邏輯建模時應使用阻塞賦值
14.9 時序和組合的混合邏輯——使用非阻塞賦值
14.10 其他阻塞和非阻塞混合使用的原則
14.11 對同一變量進行多次賦值
14.12 常見的對于非阻塞賦值的誤解
小結
思考題
第15章 較復雜時序邏輯電路設計實踐
概述
小結
思考題
第16章 復雜時序邏輯電路設計實踐
概述
16.1 二線制i2c cmos串行eeprom的簡單介紹
16.2 i2c總線特征介紹
16.3 二線制i2c cmos串行eeprom的讀寫操作
16.4 eeprom的verilog hdl程序
總結
思考題
第17章 簡化的 risc_cpu設計
概述
17.1 課題的來由和設計環境介紹
17.2 什么是cpu
17.3 risc_cpu結構
17.3.1 時鐘發生器
17.3.2 指令寄存器
17.3.3 累加器
17.3.4 算術運算器
17.3.5 數據控制器
17.3.6 地址多路器
17.3.7 程序計數器
17.3.8 狀態控制器
17.3.9 外圍模塊
17.4 risc_cpu 操作和時序
17.4.1 系統的復位和啟動操作
17.4.2 總線讀操作
17.4.3 總線寫操作
17.5 risc_cpu尋址方式和指令系統
17.6 risc_cpu模塊的調試
17.6.1 risc_cpu模塊的前仿真
17.6.2 risc_cpu模塊的綜合
17.6.3 risc_cpu模塊的優化和布局布線
小結
思考題
第18章 虛擬器件/接口、ip和基于平臺的設計方法及其在大型數字系統設計中的作用
概述
18.1 軟核和硬核、宏單元、虛擬器件、設計和驗證ip以及基于平臺的設計方法
18.2 設計和驗證ip供應商
18.3 虛擬模塊的設計
18.4 虛擬接口模塊的實例
小結
思考題
第三部分 設計示范與實驗練習
概述
練習一 簡單的組合邏輯設計
練習二 簡單分頻時序邏輯電路的設計
練習三 利用條件語句實現計數分頻時序電路
練習四 阻塞賦值與非阻塞賦值的區別
練習五 用always塊實現較復雜的組合邏輯電路
練習六 在verilog hdl中使用函數
練習七 在verilog hdl中使用任務（task）
練習八 利用有限狀態機進行時序邏輯的設計
練習九 利用狀態機實現比較復雜的接口設計
練習十 通過模塊實例調用實現大型系統的設計
練習十一 簡單卷積器的設計
附錄一 a/d轉換器的verilog hdl模型機所需要的技術參數
附錄二 2k*8位 異步 cmos 靜態ram hm65162模型
練習十二 利用sram設計一個fifo
第四部分 語法篇
語法篇1 關于verilog hdl的說明
一、 關于 ieee 1364標準
二、 verilog簡介
三、 語法總結
四、 編寫verilog hdl源代碼的標準
五、 設計流程
語法篇2 verilog硬件描述語言參考手冊
一、 verilog hdl語句與常用標志符（按字母順序排列）
二、 系統任務和函數（system task and function）
三、 常用系統任務和函數的詳細使用說明
四、 command line options 命令行的可選項
五、 ieee verilog 13642001標準簡介
參考文獻
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VERILOG數字系統設計教程第2版 節選
《Verilog數字系統設計教程》(第2版)講述了自20世紀90年代開始在美國和其他先進的工業化國家逐步推廣的利用硬件描述語言（VerilogHDL）建模、仿真和綜合的設計復雜數字邏輯電路與系統的方法和技術。《Verilog數字系統設計教程》中內容從算法和計算的基本概念出發，講述如何由硬線邏輯電路來實現復雜數字邏輯系統的方法。《Verilog數字系統設計教程》共分4部分。**部分共8章，即Verilog數字設計基礎篇，可作為本科生的入門教材。第二部分共10章，即設計和驗證篇，可作為本科高年級學生或研究生學習數字系統設計的參考書。第三部分為實踐篇，共提供12個上機練習和實驗范例。第四部分是語法篇，即Verilog硬件描述語言參考手冊；IEEEVerilog13642001標準簡介，以反映Verilog語法的*新變化，可供讀者學習、查詢之用。《Verilog數字系統設計教程》的教學方式以每2學時講授一章為宜，每次課后需要花10h復習思考。完成10章學習后，就可以開始做上機練習，由簡單到復雜，由典型到一般，循序漸進地學習VerilogHDL基礎知識。按照書上的步驟，可以使大學電子類及計算機工程類本科及研究生，以及相關領域的設計工程人員在半年內掌握VerilogHDL設計技術。
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