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開源軟核處理器OpenRisc的SOPC設計 版權信息
- ISBN：9787811241952
- 條形碼：9787811241952 ; 978-7-81124-195-2
- 裝幀：一般膠版紙
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
開源軟核處理器OpenRisc的SOPC設計 本書特色
本書介紹基于源代碼開放的OpenRisc1200（以下簡稱OR1200）軟核處理器的SOPC設計方法。內容包括：SOPC及常用軟核處理器概述，OR1200軟核的配置，Wishbone片上總線，軟件開發工具的安裝和使用等。本書適合對SOPC或OR1200軟核處理器感興趣的初學者使用，也可作為嵌入式系統設計人員的自學用書，或作為相關專業研究生的教材和教師的教學參考書。
開源軟核處理器OpenRisc的SOPC設計 內容簡介
片上可編程系統（System On Programmable Chip，SOPC）已經成為嵌入式系統的發展方向。本書介紹基于源代碼開放的OpenRisc1200（以下簡稱OR1200）軟核處理器的SOPC設計方法。本書分為兩部分，**部分介紹OR1200軟核處理器的架構和配置、Wishbone總線的標準及OR1200軟核處理器軟硬件開發環境的建立；第二部分以具體實例說明如何使用OR1200軟核處理器完成嵌入式設計，其中包括：調試接口的實現、OR1200控制片內存儲器和I／O、串口、SDRAM、外部總線、以太網、LCD及SRAM；另外還介紹如何在OR1200上運行嵌入式Linux，并針對第二部分給出部分源代碼。
本書適合對SOPC或OR1200軟核處理器感興趣的初學者使用，也可作為嵌入式系統設計人員的自學用書，或作為相關專業研究生的教材和教師的教學參考書。
開源軟核處理器OpenRisc的SOPC設計 目錄
第1章 SOPC及常用軟核處理器概述
1.1 從SoC到SOPC
1.3 常用軟核處理器概述
1.2.1 LEON系列
1.2.2 Altera公司的NiosII
1.2.3 OpenCores組織的OpenRisc系列
第2章 OR1200軟核的配置
2.1 OR1200軟核的架構
2.2 OR1200軟核的組成
2.3 OR1200軟核的配置
第3章 Wishbone片上總線
3.1 Wishbone總線概述
3.2 Wishbone總線信號和時序
3.2.1 Wishbone總線信號
3.2.2 Wishbone總線循環
3.2.3 Wishbone互連接口、結構及工作原理
3.2.4 Wishbone主設備和從設備模型
第4章 軟件開發工具的安裝和使用
4.1 GNU交叉編譯環境的組成和建立
4.1.1 交叉編譯
4.1.2 binutils
4.1.3 GCC
4.1.4 GDB
4.1.5鏈接描述文件
4.2 make和Makefile的使用
4.2.1 Makefile的基本結構
4.2.2 Makefile的變量
4.2.3 隱含規則
4.2.4 make的命令行選項
4.3 加深對Makefile的理解
4.3.1 匯編語言
4.3.2 C語言
4.4 ORlk系列CPU的體系結構模擬器orlksim
第5章 片內存儲器和I／O控制器的設計
5.1 FPGA內部的RAM塊資源
5.1.1 RAM塊的使用
5.1.2 CyelonelI的RAM塊
5.1.3 單口RAM塊的描述方法
5.1.4 簡單雙口RAM塊的描述方法
5.1.5 單口ROM塊的描述方法
5.2 I／O控制器的結構和功能
5.2.1 通用I／O控制器
5.2.2 *簡I／O控制器
5.3 ORP概念及其定義
5.4 設計與Wishbone兼容的RAM和ROM模塊
5.4.1 RAM模塊
5.4.2 ROM模塊
5.5 *簡I／O控制器及綜合結果分析
5.5.1 *簡I／O控制器
5.5.2 綜合結果分析
5.6 *小系統的建立、編譯和仿真
5.6.1 *小系統的建立
5.6.2 編寫程序
5.6.3 仿真
第6章 Debug接口的實現
6.1 JTAG原理和標準
6.1.1 JTAG簡介
6.1.2 基本單元
6.1.3 總體結構
6.1.4 TAP狀態機
6.1.5 應用
6.2 調試模塊的結構及其與OR1200的連接方法
6.2.1 DBGI簡介
6.2.2 DBGI結構
6.2.3 I／O端口
6.2.4 內部寄存器
6.2.5 鏈結構
6.2.6 未來發展
6.3 DBGI的集成和板級功能仿真
6.3.1 DBGI的集成
6.3.2 板級功能仿真
6.4 GDB、JTAG、GDBServer、orlksim的工作原理
6.4.1 GDB
6.4.2 GDB和JTAG Server
6.4.3 GDB和GDBServer
6.4.4 GDB和orlksim
6.4.5 JTAG協議
6.5 使用GDB和JTAG Server進行Debug接口的調試
6.6 使用DDD進行可視化調試
第7章 UARTl6550內核的結構和使用
7.1 UART的概念、功能和發展
7.2 UART的通信模式、數據格式和流控制
7.2.1 通信模式
7.2.2 數據格式
7.2.3 流控制
7.3 工業標準UART 16550
7.3.1 特性
7.3.2 接口和結構
7.3.3 寄存器
7.4 兼容16550的UART IP Core
7.5 OR1200的異常和外部中斷處理
7.6 集成帶有UART的系統
7.6.1 集成
7.6.2 編程
7.7 仿真帶有UART的系統
7.8 驗證帶有UART的系統
第8章 SDRAM的時序和控制器
8.1 SRAM與DRAM
8.1.1 SRAM
8.1.2 IS61LV25616
8.1.3 DRAM
8.1.4 SRAM和DRAM比較
8.2 SDRAM的內部結構和控制時序
8.2.1 結構
8.2.2 命令和初始化
8.2.3 模式寄存器
8.2.4 Bank行激活
8.2.5 讀／寫時序
8.2.6 自動刷新
8.3 SDRAM控制器wb_sdram
8.4 集成和仿真存儲系統
8.4.1 存儲器模型
8.4.2 system_sdram.v
8.4.3 ar2000_sdram.v
8.4.4 ar2000_sdram_bench.v
8.4.5 結構
8.4.6 仿真
8.5 驗證存儲系統
第9章 外部異步總線控制器的設計
9.1 異步總線控制器的結構和功能
9.1.1 異步總線的組成
9.1.2 異步總線的讀／寫時序
9.2 編寫異步總線控制器
9.2.1 編寫代碼
9.2.2 I／O端口
9.3 異步總線控制器的仿真
9.4 集成和仿真存儲系統
9.4.1 存儲器模型
9.4.2 system_eabus.v
9.4.3 ar2000_eabus.v
9.4.4 ar2000_eabus_bench.v
9.4.5 結構
9.4.6 編程
9.4.7 仿真
第10章 ORPMon的功能和實現
10.1 C語言函數接口
10.1.1 寄存器使用
10.1.2 堆棧幀
10.1.3 參數傳遞和返回值
10.2 ORPMon的基本功能及其實現方法
10.2.1 ORPMon
10.2.2 ORPMon基本工作原理
10.2.3 特殊功能寄存器操作
10.3 ORPMon的移植
10.3.1 源代碼
10.3.2 鏈接文件
10.4 ORPMon的仿真
10.5 ORPMon的運行
10.6 使用Flash運行ORPMon
第11章 以太網控制器的結構和Linux驅動
11.1 以太網的CSMA／CD原理和MII接口
11.1.1 CSMA／CD
11.1.2 MII接口
11.1.3 CSMA／CD的幀接收和發送過程
11.2 OpenCores的以太網控制器
11.2.1 以太網控制器簡介
11.2.2 以太網控制器的接口
11.2.3 以太網控制器的寄存器
11.2.4 緩沖描述符
11.3 以太網控制器的內部結構
11.3.1 控制器總體結構
11.3.2 MII管理模塊
11.3.3 接收模塊
11.3.4 發送模塊
11.3.5 控制模塊
11.3.6 狀態模塊
11.3.7 寄存器模塊
11.3.8 Wishbone接口模塊
11.4 嵌入式Linux簡介
11.5 對Linux進行配置、修改、編譯、下載和運行
11.6 使用0RPMon啟動Linux
11.6.1 設計可以啟動Linux的ORPMon
11.6.2 固化Linux
11.7 集成以太網控制器
11.7.1 system_eth.v
11.7.2 ar2000_eth.v
11.7.3驗證以太網控制器
第12章 LCD控制器的使用
12.1 OpenCores的VGA／LCD控制器
12.2 VGA／LCD控制器的接口與寄存器
12.2.1 VGA／LCD控制器的接口
12.2.2 VGA／LCD控制器的寄存器
12.3 VGA／LCD控制器的使用方法
12.3.1 視頻時序
12.3.2 像素色彩
12.3.3 帶寬需求
12.4 集成和仿真VGA／LCD控制器
12.5 驗證VGA／LCD控制器
第13章 SBSRAM的時序和控制器設計
13.1 SBSRAM控制器的結構和功能
13.1.1 SBSRAM的概念
13.1.2 SBSRAM控制器的讀／寫操作和時序
13.2 編寫SBSRAM控制器
13.3 SBSRAM控制器的仿真
13.4 集成SSRAM控制器
13.4.1 system_ssram.v
13.4.2 ar2000_ssram.v
13.5 驗證SSRAM控制器
附錄 UP-SOPC2000教學科研平臺
參考文獻
1.1 從SoC到SOPC
1.3 常用軟核處理器概述
1.2.1 LEON系列
1.2.2 Altera公司的NiosII
1.2.3 OpenCores組織的OpenRisc系列
第2章 OR1200軟核的配置
2.1 OR1200軟核的架構
2.2 OR1200軟核的組成
2.3 OR1200軟核的配置
第3章 Wishbone片上總線
3.1 Wishbone總線概述
3.2 Wishbone總線信號和時序
3.2.1 Wishbone總線信號
3.2.2 Wishbone總線循環
3.2.3 Wishbone互連接口、結構及工作原理
3.2.4 Wishbone主設備和從設備模型
第4章 軟件開發工具的安裝和使用
4.1 GNU交叉編譯環境的組成和建立
4.1.1 交叉編譯
4.1.2 binutils
4.1.3 GCC
4.1.4 GDB
4.1.5鏈接描述文件
4.2 make和Makefile的使用
4.2.1 Makefile的基本結構
4.2.2 Makefile的變量
4.2.3 隱含規則
4.2.4 make的命令行選項
4.3 加深對Makefile的理解
4.3.1 匯編語言
4.3.2 C語言
4.4 ORlk系列CPU的體系結構模擬器orlksim
第5章 片內存儲器和I／O控制器的設計
5.1 FPGA內部的RAM塊資源
5.1.1 RAM塊的使用
5.1.2 CyelonelI的RAM塊
5.1.3 單口RAM塊的描述方法
5.1.4 簡單雙口RAM塊的描述方法
5.1.5 單口ROM塊的描述方法
5.2 I／O控制器的結構和功能
5.2.1 通用I／O控制器
5.2.2 *簡I／O控制器
5.3 ORP概念及其定義
5.4 設計與Wishbone兼容的RAM和ROM模塊
5.4.1 RAM模塊
5.4.2 ROM模塊
5.5 *簡I／O控制器及綜合結果分析
5.5.1 *簡I／O控制器
5.5.2 綜合結果分析
5.6 *小系統的建立、編譯和仿真
5.6.1 *小系統的建立
5.6.2 編寫程序
5.6.3 仿真
第6章 Debug接口的實現
6.1 JTAG原理和標準
6.1.1 JTAG簡介
6.1.2 基本單元
6.1.3 總體結構
6.1.4 TAP狀態機
6.1.5 應用
6.2 調試模塊的結構及其與OR1200的連接方法
6.2.1 DBGI簡介
6.2.2 DBGI結構
6.2.3 I／O端口
6.2.4 內部寄存器
6.2.5 鏈結構
6.2.6 未來發展
6.3 DBGI的集成和板級功能仿真
6.3.1 DBGI的集成
6.3.2 板級功能仿真
6.4 GDB、JTAG、GDBServer、orlksim的工作原理
6.4.1 GDB
6.4.2 GDB和JTAG Server
6.4.3 GDB和GDBServer
6.4.4 GDB和orlksim
6.4.5 JTAG協議
6.5 使用GDB和JTAG Server進行Debug接口的調試
6.6 使用DDD進行可視化調試
第7章 UARTl6550內核的結構和使用
7.1 UART的概念、功能和發展
7.2 UART的通信模式、數據格式和流控制
7.2.1 通信模式
7.2.2 數據格式
7.2.3 流控制
7.3 工業標準UART 16550
7.3.1 特性
7.3.2 接口和結構
7.3.3 寄存器
7.4 兼容16550的UART IP Core
7.5 OR1200的異常和外部中斷處理
7.6 集成帶有UART的系統
7.6.1 集成
7.6.2 編程
7.7 仿真帶有UART的系統
7.8 驗證帶有UART的系統
第8章 SDRAM的時序和控制器
8.1 SRAM與DRAM
8.1.1 SRAM
8.1.2 IS61LV25616
8.1.3 DRAM
8.1.4 SRAM和DRAM比較
8.2 SDRAM的內部結構和控制時序
8.2.1 結構
8.2.2 命令和初始化
8.2.3 模式寄存器
8.2.4 Bank行激活
8.2.5 讀／寫時序
8.2.6 自動刷新
8.3 SDRAM控制器wb_sdram
8.4 集成和仿真存儲系統
8.4.1 存儲器模型
8.4.2 system_sdram.v
8.4.3 ar2000_sdram.v
8.4.4 ar2000_sdram_bench.v
8.4.5 結構
8.4.6 仿真
8.5 驗證存儲系統
第9章 外部異步總線控制器的設計
9.1 異步總線控制器的結構和功能
9.1.1 異步總線的組成
9.1.2 異步總線的讀／寫時序
9.2 編寫異步總線控制器
9.2.1 編寫代碼
9.2.2 I／O端口
9.3 異步總線控制器的仿真
9.4 集成和仿真存儲系統
9.4.1 存儲器模型
9.4.2 system_eabus.v
9.4.3 ar2000_eabus.v
9.4.4 ar2000_eabus_bench.v
9.4.5 結構
9.4.6 編程
9.4.7 仿真
第10章 ORPMon的功能和實現
10.1 C語言函數接口
10.1.1 寄存器使用
10.1.2 堆棧幀
10.1.3 參數傳遞和返回值
10.2 ORPMon的基本功能及其實現方法
10.2.1 ORPMon
10.2.2 ORPMon基本工作原理
10.2.3 特殊功能寄存器操作
10.3 ORPMon的移植
10.3.1 源代碼
10.3.2 鏈接文件
10.4 ORPMon的仿真
10.5 ORPMon的運行
10.6 使用Flash運行ORPMon
第11章 以太網控制器的結構和Linux驅動
11.1 以太網的CSMA／CD原理和MII接口
11.1.1 CSMA／CD
11.1.2 MII接口
11.1.3 CSMA／CD的幀接收和發送過程
11.2 OpenCores的以太網控制器
11.2.1 以太網控制器簡介
11.2.2 以太網控制器的接口
11.2.3 以太網控制器的寄存器
11.2.4 緩沖描述符
11.3 以太網控制器的內部結構
11.3.1 控制器總體結構
11.3.2 MII管理模塊
11.3.3 接收模塊
11.3.4 發送模塊
11.3.5 控制模塊
11.3.6 狀態模塊
11.3.7 寄存器模塊
11.3.8 Wishbone接口模塊
11.4 嵌入式Linux簡介
11.5 對Linux進行配置、修改、編譯、下載和運行
11.6 使用0RPMon啟動Linux
11.6.1 設計可以啟動Linux的ORPMon
11.6.2 固化Linux
11.7 集成以太網控制器
11.7.1 system_eth.v
11.7.2 ar2000_eth.v
11.7.3驗證以太網控制器
第12章 LCD控制器的使用
12.1 OpenCores的VGA／LCD控制器
12.2 VGA／LCD控制器的接口與寄存器
12.2.1 VGA／LCD控制器的接口
12.2.2 VGA／LCD控制器的寄存器
12.3 VGA／LCD控制器的使用方法
12.3.1 視頻時序
12.3.2 像素色彩
12.3.3 帶寬需求
12.4 集成和仿真VGA／LCD控制器
12.5 驗證VGA／LCD控制器
第13章 SBSRAM的時序和控制器設計
13.1 SBSRAM控制器的結構和功能
13.1.1 SBSRAM的概念
13.1.2 SBSRAM控制器的讀／寫操作和時序
13.2 編寫SBSRAM控制器
13.3 SBSRAM控制器的仿真
13.4 集成SSRAM控制器
13.4.1 system_ssram.v
13.4.2 ar2000_ssram.v
13.5 驗證SSRAM控制器
附錄 UP-SOPC2000教學科研平臺
參考文獻
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開源軟核處理器OpenRisc的SOPC設計 節選
第1章 SOPC及常用軟核處理器概述
SoC（System on Chip）稱為片上系統，它是指將一個完整的產品的功能集成在一個芯片上，SoC中包括微處理器、DSP、存儲器（ROM、RAM、Flash等）、總線以及I／O，甚至可以包括AD／DA、鎖相環等。集成電路和系統達到什么程度才算是SoC，并沒有嚴格的規定。片上使用IP（Intellectual Property）核是構建SoC的重要步驟，IP核即知識產權核或者知識產權模塊，IP核在功能上已經設計并得到驗證，而且可以重復使用。當要推出新產品時，SoC開發人員可以將原來使用過的IP核移植到新的系統中，或者只修改一小部分電路就可以滿足新的設計要求；利用IP核的重復使用可以縮短新產品的開發周期，降低開發難度。例如，ARM公司的Risc架構的ARM、IBM公司的PowerPC、MIPS公司的MIPS核、Fresscale公司的MCore等，這些需要交付一定的授權費；還有一些IP核是開源的，可免費使用。
對于經過驗證又可批量應用的系統芯片，可以做成專用集成電路（ASIC）而大量生產。而對于小批量應用就面臨著高投資、高風險，這樣無法被中小企業、研究所以及大專高校等采用。在這樣的情況下，Altera公司于2000年首先提出了SOPC的概念。SOPC是基于FPGA的可重構的SoC，嵌入在FPGA芯片上的系統組件，如微處理器、ROM／RAM、總線、I／0等模塊，都可以根據設計需要進行靈活的修改，因此，SOPC是靈活的、高效的SoC解決方案。工程師們可以自由地發揮想象力，開發出更具特色的嵌入式產品。
……
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