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數字設計 原理與實踐(原書第4版) 版權信息
- ISBN：7111206665
- 條形碼：9787111206668 ; 978-7-111-20666-8
- 裝幀：暫無
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
數字設計 原理與實踐(原書第4版) 內容簡介
本書結合作者嚴謹的學術風范與豐富的實踐背景，講述了插件板級和VLSI系統中的數字設計基本原理和實踐需求，提供了廣泛的邏輯設計實踐，給出了大量實際應用，并配有豐富的練習題。全書共分9章，主要內容包括：數字設計介紹，數制和編碼，數字電路，組合邏輯設計原理和實踐，硬件描述語言（HDL），時序邏輯設計原理和實踐，存儲器、CPLD和FPGA。
本書條理清晰、簡明易懂，可作為電氣工程、計算機工程或計算機科學專業數字邏輯設計課程的教材，同時也可作為數字設計者的參考書。
數字設計 原理與實踐(原書第4版) 目錄
| 譯者序 |
| 譯者簡介 |
| 前言. |
| 第1章引言1 |
| 1.1關于數字設計1 |
| 1.2模擬與數字2 |
| 1.3數字器件4 |
| 1.4數字設計的電子技術5 |
| 1.5數字設計的軟件技術6 |
| 1.6集成電路8 |
| 1.7可編程邏輯器件10 |
| 1.8專用集成電路11 |
| 1.9印制電路板12 |
| 1.10數字設計層次12 |
| 1.11游戲名字15 |
| 1.12繼續學習15 |
| 訓練題16 |
| 第2章數制和編碼17 |
| 2.1按位計數制17 |
| 2.2八進制和十六進制18 |
| 2.3常用按位計數制的轉換20 |
| 2.4非十進制數的加法和減法21 |
| 2.5負數的表示23 |
| 2.5.1符號－數值表示法23 |
| 2.5.2補碼數制24 |
| 2.5.3基數補碼表示法24 |
| 2.5.4二進制補碼表示法25 |
| *2.5.5基數減1補碼表示法26 |
| *2.5.6二進制反碼表示法26 |
| *2.5.7余碼表示法27 |
| 2.6二進制補碼的加法和減法27 |
| 2.6.1加法規則27 |
| 2.6.2圖示法28 |
| 2.6.3溢出28 |
| 2.6.4減法規則29 |
| 2.6.5二進制補碼與無符號二進制數29 |
| *2.7二進制反碼加法和減法30 |
| *2.8二進制乘法31 |
| *2.9二進制除法32 |
| 2.10十進制數的二進制編碼33 |
| 2.11格雷碼35 |
| *2.12字符編碼36 |
| 2.13動作.條件和狀態的編碼37 |
| *2.14n維體與距離39 |
| *2.15檢錯碼和糾錯碼40 |
| 2.15.1檢錯碼40 |
| 2.15.2糾錯碼與多重檢錯碼41 |
| 2.15.3漢明碼43 |
| 2.15.4循環冗余校驗碼44 |
| 2.15.5二維碼45 |
| 2.15.6校驗和碼46 |
| 2.15.7n中取m碼46 |
| 2.16用于串行數據傳輸與存儲的編碼47 |
| 2.16.1并行/串行數據47 |
| *2.16.2串行線路編碼47 |
| 參考資料50 |
| 訓練題51 |
| 練習題52 |
| 第3章數字電路54 |
| 3.1邏輯信號與門電路54 |
| 3.2邏輯系列58 |
| 3.3CMOS邏輯59 |
| 3.3.1CMOS邏輯電平59 |
| 3.3.2MOS晶體管59 |
| 3.3.3基本的CMOS反相器電路60 |
| 3.3.4CMOS“與非”門和“或非”門62 |
| 3.3.5扇入63 |
| 3.3.6非反相門64 |
| 3.3.7CMOS“與或非”門和“或與非”門65 |
| 3.4CMOS電路的電氣特性66 |
| 3.4.1概述67 |
| 3.4.2數據表和規格說明68 |
| 3.5CMOS穩態電氣特性69 |
| 3.5.1邏輯電平和噪聲容限70 |
| 3.5.2帶電阻性負載的電路特性71 |
| 3.5.3非理想輸入時的電路特性75 |
| 3.5.4扇出76 |
| 3.5.5負載效應77 |
| 3.5.6不用的輸入端77 |
| 3.5.7如何毀壞CMOS器件78 |
| 3.6CMOS動態電氣特性79 |
| 3.6.1轉換時間79 |
| 3.6.2傳播延遲83 |
| 3.6.3功率損耗84 |
| 3.6.4電流尖峰與去耦電容器85 |
| 3.6.5電感效應85 |
| 3.6.6同時切換與地電平彈跳87 |
| 3.7其他CMOS輸入和輸出結構89 |
| 3.7.1傳輸門89 |
| 3.7.2施密特觸發器輸入89 |
| 3.7.3三態輸出91 |
| *3.7.4漏極開路輸出92 |
| *3.7.5驅動發光二極管93 |
| *3.7.6多源總線94 |
| *3.7.7線連邏輯95 |
| *3.7.8上拉電阻95 |
| 3.8CMOS邏輯系列97 |
| 3.8.1HC和HCT98 |
| 3.8.2AHC和AHCT98 |
| 3.8.3HC.HCT.AHC和AHCT的電氣特性99 |
| *3.8.4AC和ACT102 |
| *3.8.5FCT和FCT-T103 |
| *3.8.6FCT-T的電氣特性103 |
| *3.9低電壓CMOS邏輯和接口104 |
| 3.9.13.3VLVTTL和LVCMOS邏輯104 |
| 3.9.25V容許輸入105 |
| 3.9.35V容許輸出106 |
| 3.9.4TTL/LVTTL接口小結107 |
| 3.9.5比3.3V低的邏輯電平107 |
| *3.10雙極邏輯108 |
| 3.10.1二極管邏輯108 |
| 3.10.2雙極結型晶體管109 |
| 3.10.3晶體管－晶體管邏輯111 |
| 3.10.4TTL邏輯電平和噪聲容限114 |
| 3.10.5TTL扇出114 |
| 3.10.6TTL系列115 |
| 3.10.7一個TTL數據表116 |
| 3.10.8CMOS/TTL接口117 |
| 3.10.9發射極耦合邏輯118 |
| 參考資料120 |
| 訓練題121 |
| 練習題124 |
| 第4章組合邏輯設計原理127 |
| 4.1開關代數128 |
| 4.1.1公理128 |
| 4.1.2單變量定理130 |
| 4.1.3二變量定理和三變量定理130 |
| 4.1.4n變量定理131 |
| 4.1.5對偶性133 |
| 4.1.6邏輯函數的標準表示法135 |
| 4.2組合電路分析138 |
| 4.3組合電路的綜合141 |
| 4.3.1電路描述與設計142 |
| 4.3.2電路處理144 |
| 4.3.3組合電路*小化145 |
| 4.3.4卡諾圖147 |
| 4.3.5*小化“積之和”表達式148 |
| 4.3.6其他*小化問題154 |
| 4.3.7程序化的*小化方法154 |
| *4.4定時冒險155 |
| 4.4.1靜態冒險156 |
| 4.4.2利用卡諾圖發現靜態冒險157 |
| 4.4.3動態冒險158 |
| 4.4.4設計無冒險電路158 |
| 參考資料159 |
| 訓練題160 |
| 練習題161 |
| 第5章硬件描述語言165 |
| 5.1基于HDL的數字設計166 |
| 5.1.1為什么用HDL166 |
| 5.1.2HDL工具組166 |
| 5.1.3基于HDL的設計流程167 |
| 5.2ABEL硬件描述語言169 |
| 5.2.1ABEL程序結構170 |
| 5.2.2ABEL編譯器操作171 |
| 5.2.3when語句和等式塊172 |
| 5.2.4真值表174 |
| 5.2.5范圍.集合和關系175 |
| 5.2.6測試向量176 |
| 5.2.7ABEL的其他特點178 |
| 5.3VHDL硬件描述語言178 |
| 5.3.1程序結構178 |
| 5.3.2類型.常量和數組181 |
| 5.3.3函數和過程184 |
| 5.3.4庫和包187 |
| 5.3.5結構形式的設計元素188 |
| 5.3.6數據流形式的設計元素191 |
| 5.3.7行為形式的設計元素193 |
| 5.3.8時間尺度197 |
| 5.3.9模擬..198 |
| 5.3.10測試平臺199 |
| 5.3.11時序邏輯設計的VHDL特性201 |
| 5.3.12綜合201 |
| 5.4Verilog硬件描述語言201 |
| 5.4.1程序結構202 |
| 5.4.2邏輯系統.網格.變量和常量205 |
| 5.4.3向量和操作符208 |
| 5.4.4數組210 |
| 5.4.5邏輯操作符和表達式211 |
| 5.4.6編譯器指令212 |
| 5.4.7結構形式的設計元素213 |
| 5.4.8數據流形式的設計元素216 |
| 5.4.9行為形式的設計元素（過程代碼）217 |
| 5.4.10函數和任務228 |
| 5.4.11時間尺度230 |
| 5.4.12模擬230 |
| 5.4.13測試平臺231 |
| 5.4.14時序邏輯設計的Verilog特性233 |
| 5.4.15綜合233 |
| 參考資料234 |
| 訓練題235 |
| 練習題235 |
| 第6章組合邏輯設計實踐238 |
| 6.1文檔標準239 |
| 6.1.1方框圖240 |
| 6.1.2門的符號241 |
| 6.1.3信號名和有效電平242 |
| 6.1.4引腳的有效電平243 |
| 6.1.5“圈到圈”邏輯設計245 |
| 6.1.6HDL程序中的信號命名247 |
| 6.1.7繪制布局圖248 |
| 6.1.8總線250 |
| 6.1.9附帶的圖示信息251 |
| 6.2電路定時253 |
| 6.2.1定時圖253 |
| 6.2.2傳播延遲254 |
| 6.2.3定時規格說明255 |
| 6.2.4定時分析257 |
| 6.2.5定時分析工具258 |
| 6.3組合型PLD258 |
| 6.3.1可編程邏輯陣列258 |
| 6.3.2可編程陣列邏輯器件260 |
| 6.3.3通用陣列邏輯器件263 |
| 6.3.4復雜型可編程邏輯器件264 |
| *6.3.5CMOS型PLD電路265 |
| *6.3.6器件編程與測試267 |
| 6.4譯碼器268 |
| 6.4.1二進制譯碼器268 |
| 6.4.2大規模元件的邏輯符號269 |
| 6.4.33-8譯碼器74x138270 |
| 6.4.4級聯二進制譯碼器273 |
| 6.4.5用ABEL和PLD實現譯碼器274 |
| 6.4.6用VHDL實現譯碼器279 |
| 6.4.7用Verilog實現譯碼器283 |
| *6.4.8七段譯碼器286 |
| 6.5編碼器287 |
| 6.5.1優先級編碼器288 |
| 6.5.2優先級編碼器74x148289 |
| 6.5.3用ABEL和PLD實現編碼器291 |
| 6.5.4用VHDL實現編碼器293 |
| 6.5.5用Verilog實現編碼器293 |
| 6.6三態器件294 |
| 6.6.1三態緩沖器294 |
| 6.6.2標準MSI三態緩沖器296 |
| 6.6.3用ABEL和PLD實現三態輸出299 |
| *6.6.4用VHDL實現三態輸出302 |
| *6.6.5用Verilog實現三態輸出304 |
| 6.7多路復用器305 |
| 6.7.1標準MSI多路復用器306 |
| 6.7.2擴展多路復用器308 |
| 6.7.3多路復用器.多路分配器和總線310 |
| 6.7.4用ABEL和PLD實現多路復用器312 |
| 6.7.5用VHDL實現多路復用器314 |
| 6.7.6用Verilog實現多路復用器316 |
| 6.8“異或”門和奇偶校驗電路317 |
| 6.8.1“異或”門和“異或非”門317 |
| 6.8.2奇偶校驗電路318 |
| 6.8.39位奇偶校驗發生器74x280319 |
| 6.8.4奇偶校驗的應用319 |
| 6.8.5用ABEL和PLD實現“異或”門和奇偶校驗電路321 |
| 6.8.6用VHDL實現“異或”門和奇偶校驗電路321 |
| 6.8.7用Verilog實現“異或”門和奇偶校驗電路323 |
| 6.9比較器325 |
| 6.9.1比較器結構325 |
| 6.9.2迭代電路326 |
| 6.9.3迭代比較器電路327 |
| 6.9.4標準MSI大小比較器327 |
| 6.9.5用HDL實現比較器330 |
| 6.9.6用ABEL和PLD實現比較器331 |
| 6.9.7用VHDL實現比較器331 |
| 6.9.8用Verilog實現比較器333 |
| *6.10加法器.減法器和ALU337 |
| 6.10.1半加器和全加器337 |
| 6.10.2串行進位加法器337 |
| 6.10.3減法器338 |
| 6.10.4先行進位加法器339 |
| 6.10.5MSI加法器341 |
| 6.10.6MSI算術邏輯單元343 |
| 6.10.7組間先行進位345 |
| 6.10.8用ABEL和PLD實現加法器346 |
| 6.10.9用VHDL實現加法器347 |
| 6.10.10用Verilog實現加法器349 |
| *6.11組合乘法器351 |
| 6.11.1組合乘法器結構351 |
| 6.11.2用ABEL和PLD實現乘法354 |
| 6.11.3用VHDL實現乘法354 |
| 6.11.4用Verilog實現乘法358 |
| 參考資料362 |
| 訓練題363 |
| 練習題365 |
| 第7章時序邏輯設計原理371 |
| 7.1雙穩態元件372 |
| 7.1.1數字分析373 |
| 7.1.2模擬分析373 |
| 7.1.3亞穩態特性373 |
| 7.2鎖存器與觸發器374 |
| 7.2.1S-R鎖存器375 |
| 7.2.2S-R鎖存器377 |
| 7.2.3具有使能端的S-R鎖存器377 |
| 7.2.4D鎖存器378 |
| 7.2.5邊沿觸發式D觸發器379 |
| 7.2.6具有使能端的邊沿觸發式D觸發器381 |
| 7.2.7掃描觸發器382 |
| *7.2.8主從式S-R觸發器383 |
| *7.2.9主從式J-K觸發器384 |
| *7.2.10邊沿觸發式J-K觸發器385 |
| 7.2.11T觸發器386 |
| 7.3時鐘同步狀態機分析387 |
| 7.3.1狀態機結構387 |
| 7.3.2輸出邏輯388 |
| 7.3.3特征方程389 |
| 7.3.4使用D觸發器的狀態機分析389 |
| 7.4時鐘同步狀態機設計396 |
| 7.4.1狀態表設計舉例397 |
| 7.4.2狀態*小化400 |
| 7.4.3狀態賦值401 |
| 7.4.4采用D觸發器的綜合403 |
| *7.4.5采用J-K觸發器的綜合405 |
| 7.4.6采用D觸發器的其他設計例子406 |
| 7.5用狀態圖設計狀態機409 |
| *7.6用轉移表綜合狀態機414 |
| 7.6.1轉移方程414 |
| 7.6.2激勵方程415 |
| 7.6.3其他方法415 |
| 7.6.4狀態機的實現416 |
| 7.7另一個狀態機設計舉例416 |
| 7.7.1猜謎游戲416 |
| 7.7.2未用狀態418 |
| 7.7.3輸出編碼狀態賦值419 |
| 7.7.4“無關”狀態編碼420 |
| 7.8狀態機的分解421 |
| *7.9反饋時序電路423 |
| 7.9.1基本分析424 |
| 7.9.2分析具有多個反饋回路的電路426 |
| 7.9.3競爭428 |
| 7.9.4狀態表與流程表429 |
| 7.9.5CMOSD觸發器分析430 |
| *7.10反饋時序電路設計431 |
| 7.10.1鎖存器431 |
| 7.10.2設計基本模式流程表433 |
| 7.10.3流程表的*小化434 |
| 7.10.4無競爭狀態賦值法435 |
| 7.10.5激勵方程437 |
| 7.10.6本質冒險437 |
| 7.10.7小結439 |
| 7.11ABEL時序電路設計特性440 |
| 7.11.1寄存型輸出440 |
| 7.11.2狀態圖441 |
| *7.11.3外部狀態記憶445 |
| *7.11.4指定Moore型輸出445 |
| *7.11.5用with語句指定Mealy型輸出和流水線輸出446 |
| 7.11.6測試向量448 |
| 7.12用VHDL設計時序電路450 |
| 7.12.1時鐘電路450 |
| 7.12.2用VHDL設計狀態機452 |
| 7.12.3VHDL狀態機舉例454 |
| 7.12.4VHDL中的狀態賦值456 |
| 7.12.5VHDL中的流水線型輸出457 |
| 7.12.6不用狀態表的直接VHDL編程458 |
| 7.12.7更多VHDL狀態機例子459 |
| 7.12.8用VHDL定義觸發器461 |
| 7.12.9VHDL狀態機測試平臺462 |
| 7.12.10反饋時序電路465 |
| 7.13用Verilog設計時序電路466 |
| 7.13.1時鐘電路466 |
| 7.13.2用Verilog設計狀態機467 |
| 7.13.3Verilog狀態機舉例469 |
| 7.13.4Verilog中的流水線型輸出471 |
| 7.13.5不用狀態表的直接Verilog編程471 |
| 7.13.6更多Verilog狀態機例子472 |
| 7.13.7用Verilog定義觸發器474 |
| 7.13.8Verilog狀態機測試平臺476 |
| 7.13.9反饋時序電路478 |
| 參考資料478 |
| 訓練題479 |
| 練習題483 |
| 第8章時序邏輯設計實踐489 |
| 8.1時序電路文檔標準489 |
| 8.1.1一般要求489 |
| 8.1.2邏輯符號490 |
| 8.1.3狀態機描述490 |
| 8.1.4定時圖和定時規格說明491 |
| 8.2鎖存器和觸發器494 |
| 8.2.1SSI型鎖存器和觸發器494 |
| *8.2.2開關消顫495 |
| *8.2.3*簡單的開關消顫電路496 |
| *8.2.4總線保持電路497 |
| 8.2.5多位寄存器和鎖存器497 |
| 8.2.6用ABEL和PLD實現寄存器和鎖存器500 |
| 8.2.7用VHDL實現寄存器和鎖存器503 |
| 8.2.8用Verilog實現寄存器和鎖存器506 |
| 8.3時序型PLD507 |
| 8.3.1時序型GAL器件507 |
| 8.3.2PLD定時規格說明511 |
| 8.4計數器513 |
| 8.4.1行波計數器513 |
| 8.4.2同步計數器514 |
| 8.4.3MSI型計數器及應用514 |
| 8.4.4二進制計數器狀態的譯碼518 |
| 8.4.5用ABEL和PLD實現計數器519 |
| 8.4.6用VHDL實現計數器521 |
| 8.4.7用Verilog實現計數器524 |
| 8.5移位寄存器526 |
| 8.5.1移位寄存器結構526 |
| 8.5.2MSI移位寄存器527 |
| 8.5.3移位寄存器計數器529 |
| 8.5.4環形計數器529 |
| *8.5.5Johnson計數器532 |
| *8.5.6線性反饋移位寄存器計數器533 |
| 8.5.7用ABEL和PLD實現移位寄存器536 |
| 8.5.8用VHDL實現移位寄存器542 |
| 8.5.9用Verilog實現移位寄存器545 |
| *8.6迭代電路與時序電路548 |
| 8.7同步設計方法549 |
| 8.8同步設計中的障礙552 |
| 8.8.1時鐘偏移552 |
| 8.8.2選通時鐘555 |
| 8.8.3異步輸入556 |
| 8.9同步器故障和亞穩定性558 |
| 8.9.1同步器故障558 |
| 8.9.2亞穩定性分辨時間559 |
| 8.9.3可靠同步器設計559 |
| 8.9.4亞穩定的定時分析560 |
| 8.9.5更好的同步器562 |
| 8.9.6其他同步器設計563 |
| 8.9.7同步高速數據傳輸565 |
| 參考資料572 |
| 訓練題574 |
| 練習題575 |
| 第9章存儲器.CPLD和FPGA580 |
| 9.1只讀存儲器580 |
| 9.1.1ROM用于“隨機”組合邏輯函數581 |
| *9.1.2ROM的內部結構583 |
| *9.1.3二維譯碼585 |
| 9.1.4商用ROM的類型587 |
| 9.1.5ROM的控制輸入和定時590 |
| 9.1.6ROM的應用592 |
| 9.2讀/寫存儲器596 |
| 9.3靜態RAM597 |
| 9.3.1靜態RAM的輸入和輸出597 |
| 9.3.2靜態RAM的內部結構597 |
| 9.3.3靜態RAM的定時599 |
| *9.3.4標準靜態RAM600 |
| *9.3.5同步SRAM602 |
| 9.4動態RAM605 |
| 9.4.1動態RAM的結構605 |
| 9.4.2SDRAM的定時607 |
| 9.4.3DDRSDRAM609 |
| 9.5復雜可編程邏輯器件610 |
| 9.5.1XilinxXC9500CPLD系列611 |
| 9.5.2功能塊體系結構612 |
| 9.5.3輸入/輸出塊體系結構614 |
| 9.5.4開關矩陣615 |
| 9.6現場可編程門陣列617 |
| 9.6.1XilinxXC4000FPGA系列617 |
| 9.6.2可配置邏輯塊618 |
| 9.6.3輸入/輸出塊620 |
| 9.6.4可編程互連621 |
| 參考資料623 |
| 訓練題624 |
| 練習題...624 |
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