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使用SystemVerilog進(jìn)行RTL建模——基于SystemVerilog的 版權(quán)信息
- ISBN：9787030816894
- 條形碼：9787030816894 ; 978-7-03-081689-4
- 裝幀：平裝
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
使用SystemVerilog進(jìn)行RTL建模——基于SystemVerilog的 內(nèi)容簡介
本書幾乎涵蓋使用SystemVerilog在RTL層面對ASIC和FPGA進(jìn)行建模的所有方面，旨在為數(shù)字IC設(shè)計(jì)工程師提供全面的學(xué)習(xí)與參考資料。
本書基于SystemVerilog-2017標(biāo)準(zhǔn)，首先闡述SystemVerilog與傳統(tǒng)Verilog的區(qū)別，以及其在仿真和綜合中的作用，并對RTL和門級建模等抽象級別進(jìn)行定義；接著深入探討多種數(shù)據(jù)類型，包括線網(wǎng)和變量類型、用戶自定義類型等，詳細(xì)說明其使用方法和注意事項(xiàng)；對于運(yùn)算符和編程語句，本書也進(jìn)行了全面講解，強(qiáng)調(diào)如何正確使用它們編寫可綜合的RTL模型。此外，書中各章節(jié)包含豐富示例和代碼片段，聚焦特定SystemVerilog構(gòu)造，展示了如何在實(shí)際設(shè)計(jì)中運(yùn)用相關(guān)知識。同時(shí)，針對ASIC和FPGA的建模特點(diǎn)，討論了不同技術(shù)對RTL建模風(fēng)格的影響，并提供了相應(yīng)的編碼建議。附錄部分還匯總了*佳實(shí)踐指南，列出了關(guān)鍵字集，并提供了額外資源，方便讀者查閱和進(jìn)一步學(xué)習(xí)。
使用SystemVerilog進(jìn)行RTL建模——基于SystemVerilog的 目錄
目錄第1章 SystemVerilog仿真與綜合 11.1 Verilog和System Verilog的區(qū)別 21.2 RTL 和門級建模 71.3 定義System Verilog的RTL綜合子集 121.4 針對ASIC和FPGA的建模 121.5 System Verilog仿真 161.6 數(shù)字綜合 291.7 System Veriloglint檢查器 331.8 邏輯等價(jià)檢查器 331.9 小結(jié) 34第2章 RTL建模基礎(chǔ) 352.1 模塊和過程塊 362.2 System Verilog語言規(guī)則 372.3 模 塊 492.4 模塊實(shí)例和層次結(jié)構(gòu) 512.5 小 結(jié) 56第3章 線網(wǎng)和變量類型 573.1 4 態(tài)數(shù)據(jù)值 583.2 文本值（數(shù)字） 583.3 類型和數(shù)據(jù)類型 633.4 變量類型 633.5 線網(wǎng)類型 723.6 端口聲明 793.7 線網(wǎng)和變量的非合并數(shù)組 853.8 參數(shù)常量 893.9 常量變量 943.10 小結(jié) 95第4章 用戶定義的類型和包 974.1 用戶定義類型 984.2 System Verilog包 994.3 $unit命名空間 1084.4 枚舉類型 1104.5 結(jié)構(gòu)體 1194.6 聯(lián)合體 1254.7 使用結(jié)構(gòu)體和聯(lián)合體的數(shù)組 1314.8 小 結(jié) 133第5章 RTL表達(dá)式運(yùn)算符 1375.1 運(yùn)算符表達(dá)式規(guī)則 1385.2 連接和復(fù)制運(yùn)算符 1425.3 條件運(yùn)算符 1465.4 位運(yùn)算符 1495.5 歸約運(yùn)算符 1535.6 邏輯運(yùn)算符 1555.7 比較運(yùn)算符 1605.8 全等運(yùn)算符 1635.9 集合成員關(guān)系運(yùn)算符 1655.10 移位運(yùn)算符 1685.1 1 流操作符（打包和解包） 1755.1 2 算術(shù)運(yùn)算符 1775.1 3 增量和減量運(yùn)算符 1825.1 4 賦值運(yùn)算符 1885.1 5 類型轉(zhuǎn)換運(yùn)算符和類型轉(zhuǎn)換 1905.1 6 運(yùn)算符優(yōu)先級 2005.1 7 總結(jié) 202第6章 RTL編程語句 2036.1 System Verilog過程塊 2046.2 決策語句 2096.3 循環(huán)語句 2216.4 跳轉(zhuǎn)語句 2326.5 空操作語句 2346.6 RTL 建模中的函數(shù)和任務(wù) 2366.7 小結(jié) 242第7章 組合邏輯建模 2437.1 連續(xù)賦值（布爾表達(dá)式） 2447.2 always和always_comb過程塊 2487.3 使用函數(shù)表示組合邏輯 2557.4 組合邏輯決策優(yōu)先級 2567.5 小結(jié) 262第8章 時(shí)序邏輯建模 2658.1 觸發(fā)器和寄存器的RTL 模型 2668.2 建模有限狀態(tài)機(jī)（FSM） 2908.3 建模內(nèi)存設(shè)備（如RAM） 3088.4 小 結(jié) 312第9章 建模鎖存器和避免非設(shè)計(jì)意圖的鎖存器 3139.1 鎖存器建模 3149.2 非設(shè)計(jì)意圖的鎖存器 3189.3 在不完整的決策中避免產(chǎn)生鎖存器 3209.4 小結(jié) 341第10章 通信總線建模——接口端口（interface ports） 34310.1 接口的概念 34410.2 將interface用作模塊端口 35410.3 接口的modports 35610.4 接口方法（任務(wù)和函數(shù)） 36110.5 接口過程代碼 36410.6 參數(shù)化接口 36610.7 綜合接口 36710.8 小結(jié) 370附錄 371附錄A *佳實(shí)踐指南 372附錄B System Verilog關(guān)鍵字 377附錄C RTL模型中的X態(tài)樂觀與X態(tài)悲觀 382附錄D 其他資源 420
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