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數字設計和計算機體系結構 RISC-V版 版權信息
- ISBN：9787111767374
- 條形碼：9787111767374 ; 978-7-111-76737-4
- 裝幀：平裝-膠訂
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
數字設計和計算機體系結構 RISC-V版 本書特色
繼MIPS版和ARM版之后，本書與時俱進地推出了RISC-V版。本書從計算機體系結構的角度，由*基礎的二進制數開始，系統介紹數字邏輯設計的基礎知識，引導讀者逐步了解RISC-V微處理器的設計，并在硬件仿真、軟件仿真和真實硬件中對其進行編程。通過將輕松的寫作風格和數字設計的實踐方法相結合，本書引領讀者從數字邏輯的基礎知識開始，逐步學習真實的處理器設計。希望讀者通過閱讀本書，能夠設計出自己的RISC-V微處理器，并對其工作原理有自頂向下的理解。本書從數字邏輯門開始，逐步深入到組合電路和時序電路的設計，并利用這些基本構件作為設計RISC-V處理器的基礎。全書包含大量實例，并列講解基本功能模塊的SystemVerilog和VHDL設計，并完整地討論了單周期、多周期和流水線版本的RISC-V體系結構的實現方法。
數字設計和計算機體系結構 RISC-V版 內容簡介
繼MIPS版和ARM版之后，本書與時俱進地推出了RISC-V版。全書從計算機體系結構的角度介紹數字邏輯設計的基礎知識，從基本的二進制數開始，詳細討論RISC-V處理器的設計原則、技術與方法。本書首先介紹數字邏輯門，接著講解組合電路和時序電路的設計，并以這些基本的數字邏輯設計概念為基礎，重點介紹如何設計真實的處理器。書中包含大量示例，并分別用SystemVerilog和VHDL給出相應數字系統設計的實現。本書不僅反映了當前數字電路設計的主流方法，而且突出了計算機體系結構的工程特點，適合高等院校計算機相關專業的學生閱讀，也適合從事處理器設計的技術人員參考。
數字設計和計算機體系結構 RISC-V版 目錄
目 錄Digital Design and Computer Architecture, RISC-V Edition譯者序前言第1章 數字系統 11.1 寫在*前面 11.2 管理復雜性的技術 11.2.1 抽象 11.2.2 準則 21.2.3 三Y原則 31.3 數字抽象 31.4 數制系統 41.4.1 十進制數 41.4.2 二進制數 5目 錄Digital Design and Computer Architecture, RISC-V Edition譯者序前言第1章 數字系統 11.1 寫在*前面 11.2 管理復雜性的技術 11.2.1 抽象 11.2.2 準則 21.2.3 三Y原則 31.3 數字抽象 31.4 數制系統 41.4.1 十進制數 41.4.2 二進制數 51.4.3 十六進制數 61.4.4 字節、半字和字 71.4.5 二進制加法 81.4.6 有符號二進制數 81.5 邏輯門 111.5.1 非門 111.5.2 緩沖器 111.5.3 與門 111.5.4 或門 121.5.5 其他二輸入邏輯門 121.5.6 多輸入邏輯門 121.6 數字抽象的相關概念 131.6.1 電源電壓 131.6.2 邏輯電平 131.6.3 噪聲容限 141.6.4 直流傳輸特性 141.6.5 靜態準則 151.7 CMOS晶體管* 161.7.1 半導體 161.7.2 二極管 171.7.3 電容 171.7.4 nMOS和pMOS晶體管 171.7.5 CMOS非門 191.7.6 其他CMOS邏輯門 191.7.7 傳輸門 211.7.8 偽nMOS邏輯 211.8 功耗* 211.9 本章總結和后續章節概覽 23習題 23面試題 29第2章 組合邏輯設計 302.1 引言 302.2 布爾表達式 322.2.1 術語 322.2.2 與或式 322.2.3 或與式 332.3 布爾代數 342.3.1 公理 342.3.2 單變量定律 342.3.3 多變量定律 352.3.4 定律的統一證明方法 362.3.5 表達式化簡 372.4 從邏輯到門 372.5 多級組合邏輯 392.5.1 邏輯門量的精簡 392.5.2 推氣泡法 402.6 非法值和浮空值 422.6.1 非法值X 422.6.2 浮空值Z 422.7 卡諾圖 432.7.1 畫圈的原理 442.7.2 用卡諾圖*小化邏輯 442.7.3 無關項 462.7.4 小結 472.8 組合邏輯模塊 472.8.1 多路選擇器 472.8.2 譯碼器 502.9 時序 502.9.1 傳輸延遲和*小延遲 502.9.2 毛刺 532.10 本章總結 54習題 55面試題 59第3章 時序邏輯設計 603.1 引言 603.2 鎖存器和觸發器 603.2.1 SR鎖存器 613.2.2 D鎖存器 623.2.3 D觸發器 633.2.4 寄存器 633.2.5 帶使能端的觸發器 633.2.6 帶復位功能的觸發器 643.2.7 晶體管級的鎖存器和觸發器設計* 643.2.8 小結 653.3 同步邏輯設計 663.3.1 問題電路 663.3.2 同步時序電路 673.3.3 同步和異步電路 683.4 有限狀態機 683.4.1 有限狀態機設計實例 693.4.2 狀態編碼 723.4.3 Moore型和Mealy型狀態機 733.4.4 狀態機的分解 763.4.5 由電路圖導出有限狀態機 773.4.6 小結 793.5 時序邏輯電路的時序 793.5.1 動態準則 803.5.2 系統時序 803.5.3 時鐘偏移* 833.5.4 亞穩態 853.5.5 同步器 863.5.6 分辨時間的推導* 873.6 并行 893.7 本章總結 91習題 92面試題 96第4章 硬件描述語言 974.1 引言 974.1.1 模塊 974.1.2 語言起源 984.1.3 仿真與綜合 994.2 組合邏輯 1004.2.1 位運算符 1004.2.2 注釋和空白字符 1024.2.3 歸約運算符 1024.2.4 條件賦值 1034.2.5 內部變量 1054.2.6 優先級 1064.2.7 數字 1074.2.8 Z和X 1084.2.9 位混合 1094.2.10 延遲 1094.3 結構建模 1104.4 時序邏輯 1134.4.1 寄存器 1134.4.2 可復位寄存器 1154.4.3 使能寄存器 1164.4.4 多寄存器 1174.4.5 鎖存器 1174.5 更多組合邏輯 1184.5.1 case 語句 1204.5.2 if語句 1224.5.3 含無關項的真值表 1234.5.4 阻塞和非阻塞賦值 1244.6 有限狀態機 1274.7 數據類型* 1304.7.1 System Verilog 1304.7.2 VHDL 1314.8 參數化模塊* 1334.9 測試平臺 1364.10 本章總結 139習題 139System Verilog 習題 142VHDL 習題 145面試題 146第5章 常見數字模塊 1475.1 引言 1475.2 算術電路 1475.2.1 加法 1475.2.2 減法 1535.2.3 比較器 1535.2.4 算術邏輯單元 1555.2.5 移位器和循環移位器 1585.2.6 乘法* 1595.2.7 除法* 1595.2.8 擴展材料 1605.3 數制系統 16
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數字設計和計算機體系結構 RISC-V版 作者簡介
莎拉·L. 哈里斯（Sarah L. Harris）內華達大學拉斯維加斯分校電氣與計算機工程系教授。曾在惠普、圣地亞哥超級計算機中心和NVIDIA工作。研究領域包括仿生假肢設計和在硬件中部署機器學習算法。她擁有斯坦福大學電氣工程博士學位。戴維·哈里斯（David Harris）哈維·穆德學院工程系教授。曾在英特爾公司從事Itanium和Pentium II處理器的邏輯和電路設計，并曾擔任Broadcom、Sun Microsystems、惠普、Evans & Sutherland等設計公司的顧問，獲得了十余項專利。他擁有斯坦福大學電氣工程博士學位。
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