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包郵 高級(jí)HDL綜合和SOC原型設(shè)計(jì)
作者：魏東 著
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高級(jí)HDL綜合和SOC原型設(shè)計(jì) 版權(quán)信息
- ISBN：9787030801883
- 條形碼：9787030801883 ; 978-7-03-080188-3
- 裝幀：平裝
- 冊(cè)數(shù)：暫無(wú)
- 重量：暫無(wú)
- 所屬分類(lèi)：>
高級(jí)HDL綜合和SOC原型設(shè)計(jì) 內(nèi)容簡(jiǎn)介
本書(shū)通過(guò)實(shí)際案例介紹高級(jí)HDL綜合與SoC原型設(shè)計(jì)，提供有關(guān)SoC和ASIC設(shè)計(jì)性能改進(jìn)的實(shí)用信息。
本書(shū)共16章，內(nèi)容包括SoC設(shè)計(jì)、RTL設(shè)計(jì)指南、RTL設(shè)計(jì)和驗(yàn)證、處理器設(shè)計(jì)和架構(gòu)設(shè)計(jì)、SoC設(shè)計(jì)中的總線(xiàn)和協(xié)議、存儲(chǔ)器和存儲(chǔ)控制器、DSP算法與視頻處理、ASIC和FPGA綜合、靜態(tài)時(shí)序分析、SoC原型設(shè)計(jì)、SoC原型設(shè)計(jì)指南、設(shè)計(jì)集成與SoC綜合、互連線(xiàn)延遲和時(shí)序、SoC原型設(shè)計(jì)和調(diào)試技巧、板級(jí)測(cè)試等。本書(shū)源于作者在RTL和SoC設(shè)計(jì)領(lǐng)域多年實(shí)踐經(jīng)驗(yàn)的總結(jié)，旨在為SoC設(shè)計(jì)工程師提供有價(jià)值的參考。
高級(jí)HDL綜合和SOC原型設(shè)計(jì) 目錄
目錄第？1？章 概述 11.1 摩爾的預(yù)言與現(xiàn)實(shí) 21.2 ASIC設(shè)計(jì)與工藝節(jié)點(diǎn)的縮減 51.3 英特爾處理器的演變 61.4 ASIC設(shè)計(jì) 71.5 ASIC設(shè)計(jì)流程 101.6 ASIC/SoC設(shè)計(jì)的挑戰(zhàn) 131.7 總結(jié) 14第？2？章 SoC設(shè)計(jì) 152.1 SoC設(shè)計(jì) 162.2 SoC設(shè)計(jì)流程 172.3 SoC原型設(shè)計(jì)與挑戰(zhàn) 202.4 總結(jié) 21目錄第？1？章 概述 11.1 摩爾的預(yù)言與現(xiàn)實(shí) 21.2 ASIC設(shè)計(jì)與工藝節(jié)點(diǎn)的縮減 51.3 英特爾處理器的演變 61.4 ASIC設(shè)計(jì) 71.5 ASIC設(shè)計(jì)流程 101.6 ASIC/SoC設(shè)計(jì)的挑戰(zhàn) 131.7 總結(jié) 14第？2？章 SoC設(shè)計(jì) 152.1 SoC設(shè)計(jì) 162.2 SoC設(shè)計(jì)流程 172.3 SoC原型設(shè)計(jì)與挑戰(zhàn) 202.4 總結(jié) 21第？3？章 RTL設(shè)計(jì)指南 233.1 RTL設(shè)計(jì)指南 243.2 RTL設(shè)計(jì)實(shí)際場(chǎng)景 253.3 用括號(hào)運(yùn)算符分組 303.4 三態(tài)總線(xiàn)和三態(tài)邏輯 313.5 敏感列表不完整 323.6 共享公共資源 333.7 多時(shí)鐘域設(shè)計(jì) 363.8 臨時(shí)變量的賦值順序 373.9 門(mén)控時(shí)鐘 383.10 時(shí)鐘使能 393.11 總結(jié) 39第？4？章 RTL設(shè)計(jì)和驗(yàn)證 414.1 SoC的RTL設(shè)計(jì)策略 424.2 SoC的RTL驗(yàn)證策略 434.3 設(shè)計(jì)場(chǎng)景 444.4 狀態(tài)機(jī)的優(yōu)化 474.5 復(fù)雜設(shè)計(jì)的RTL設(shè)計(jì) 494.6 頂層RTL設(shè)計(jì) 504.7 總結(jié) 50第？5？章 處理器設(shè)計(jì)和架構(gòu)設(shè)計(jì) 535.1 處理器架構(gòu)和基本參數(shù) 545.2 處理器功能與架構(gòu)設(shè)計(jì) 585.3 處理器架構(gòu)與微架構(gòu) 595.4 RTL設(shè)計(jì)與綜合策略 695.5 設(shè)計(jì)場(chǎng)景 705.6 性能提升 775.7 在SoC原型設(shè)計(jì)中處理器的應(yīng)用 785.8 總結(jié) 79第？6？章 SoC設(shè)計(jì)中的總線(xiàn)和協(xié)議 816.1 數(shù)據(jù)傳輸方案 826.2 三態(tài)總線(xiàn) 836.3 串行總線(xiàn)協(xié)議 846.4 總線(xiàn)仲裁 876.5 設(shè)計(jì)場(chǎng)景 886.6 高密度FPGA結(jié)構(gòu)和總線(xiàn) 946.7 單主控AHB 966.8 本討論對(duì)SoC原型設(shè)計(jì)有何幫助？ 976.9 總結(jié) 97第？7？章 存儲(chǔ)器和存儲(chǔ)控制器 997.1 存儲(chǔ)器 1007.2 DDR 1057.3 SRAM控制器和時(shí)序約束 1067.4 SDRAM控制器和時(shí)序約束 1077.5 FPGA設(shè)計(jì)與存儲(chǔ)器 1087.6 存儲(chǔ)器控制器 1107.7 本討論對(duì)SoC原型設(shè)計(jì)有何幫助？ 1117.8 總結(jié) 114第？8？章 DSP算法與視頻處理 1158.1 DSP處理器 1168.2 DSP算法與實(shí)現(xiàn) 1178.3 DSP處理環(huán)境 1198.4 數(shù)字信號(hào)處理算法的架構(gòu) 1198.5 視頻編碼器和解碼器 1218.6 本討論對(duì)SoC原型設(shè)計(jì)有何幫助？ 1228.7 設(shè)計(jì)場(chǎng)景 1258.8 總結(jié) 128第？9？章 ASIC和FPGA綜合 1299.1 設(shè)計(jì)分區(qū) 1309.2 RTL 綜合 1319.3 設(shè)計(jì)約束 1329.4 綜合和約束 1339.5 基于FPGA的SoC原型設(shè)計(jì)的綜合 1369.6 FPGA和ASIC綜合過(guò)程中的實(shí)際場(chǎng)景 1399.7 總結(jié) 140第？10？章 靜態(tài)時(shí)序分析 14110.1 同步電路與時(shí)序 14210.2 亞穩(wěn)態(tài) 14310.3 亞穩(wěn)態(tài)和多時(shí)鐘域設(shè)計(jì) 14410.4 時(shí)序分析 14410.5 時(shí)序收斂 14510.6 同步設(shè)計(jì)中的時(shí)序路徑 14710.7 時(shí)序分析工具應(yīng)具備的功能 15010.8 建立時(shí)間分析 15010.9 保持時(shí)間分析 15310.10 時(shí)鐘的網(wǎng)絡(luò)延遲 15510.11 生成時(shí)鐘 15510.12 時(shí)鐘多路復(fù)用與假路徑 15610.13 門(mén)控時(shí)鐘 15610.14 多周期路徑 15710.15 FPGA設(shè)計(jì)中的時(shí)序 15710.16 FPGA設(shè)計(jì)中的時(shí)序分析 15810.17 本討論對(duì)SoC原型設(shè)計(jì)有何幫助？ 15910.18 總結(jié) 160第？11？章 SoC原型設(shè)計(jì) 16111.1 基于FPGA的SoC原型設(shè)計(jì) 16211.2 高密度FPGA和原型設(shè)計(jì) 16511.3 Xilinx 7系列FPGA 16611.4 總結(jié) 173第？12？章 SoC原型設(shè)計(jì)指南 17512.1 SoC原型設(shè)計(jì)階段應(yīng)遵循的指導(dǎo)原則 17612.2 對(duì)RTL進(jìn)行修改以使其具有FPGA的等效功能 17712.3 原型制作過(guò)程中的注意事項(xiàng) 17912.4 單FPGA設(shè)計(jì)的SoC原型設(shè)計(jì)指南 18212.5 多FPGA設(shè)計(jì)的SoC原型設(shè)計(jì)指南 18612.6 原型設(shè)計(jì)階段IP使用指南 18812.7 引腳復(fù)用設(shè)計(jì)指南 18912.8 IO 多路復(fù)用及在原型設(shè)計(jì)中的應(yīng)用 18912.9 使用LVDS進(jìn)行高速串行數(shù)據(jù)傳輸 19112.10 使用LVDS在并行線(xiàn)上發(fā)送時(shí)鐘信號(hào) 19112.11 使用增量編譯流程 19112.12 總結(jié) 192第？13？章 設(shè)計(jì)集成與SoC綜合 19313.1 SoC架構(gòu) 19413.2 設(shè)計(jì)分區(qū) 19413.3 設(shè)計(jì)分區(qū)中的挑戰(zhàn) 19513.4 如何克服分區(qū)難題？ 19813.5 設(shè)計(jì)分區(qū)對(duì)EDA工具的需求 20013.6 更好的原型設(shè)計(jì)綜合效果 20213.7 FPGA設(shè)計(jì)中的約束與綜合 20413.8 總結(jié) 206第？14？章 互連線(xiàn)延遲和時(shí)序 20714.1 接口與互連 20814.2 高速數(shù)據(jù)傳輸接口 20914.3 多FPGA通信接口 21014.4 延遲互連 21114.5 板級(jí)延遲時(shí)序 21214.6 設(shè)計(jì)接口邏輯時(shí)的注意事項(xiàng) 21414.7 IO規(guī)劃與約束 21514.8 IO復(fù)用 21714.9 FPGA的IO端口綜合 21914.10 現(xiàn)代FPGA的IO和接口 21914.11 本討論對(duì)SoC原型設(shè)計(jì)有何幫助？ 22014.12 總結(jié) 221第？15？章 SoC原型設(shè)計(jì)和調(diào)試技巧 22315.1 SoC設(shè)計(jì)與考慮因素 22415.2 選擇目標(biāo)FPGA 22515.3 SoC原型開(kāi)發(fā)平臺(tái) 22615.4 如何降低原型設(shè)計(jì)的風(fēng)險(xiǎn)？ 22715.5 原型設(shè)計(jì)的挑戰(zhàn)與對(duì)策？ 22815.6 多FPGA架構(gòu)與限制因素 22915.7 Zynq原型板特點(diǎn) 23015.8 總結(jié)236第？16？章 板級(jí)測(cè)試 23716.1 板級(jí)啟動(dòng)及需要測(cè)試的內(nèi)容 23816.2 調(diào)試計(jì)劃與檢查清單23816.3 FPGA板上有哪些不同的問(wèn)題？ 24016.4 多FPGA接口的測(cè)試 24116.5 調(diào)試邏輯與邏輯分析儀的使用 24316.6 系統(tǒng)級(jí)驗(yàn)證與調(diào)試 24716.7 SoC原型的未來(lái)發(fā)展 24816.8 總結(jié) 249附錄 251附錄A 常用Synopsys命令 252附錄B Xilinx-7系列 252附錄C Intel FPGA Stratix 10系列 254
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