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數(shù)字集成電路驗(yàn)證從入門到精通 版權(quán)信息
- ISBN：9787122461841
- 條形碼：9787122461841 ; 978-7-122-46184-1
- 裝幀：平裝
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
數(shù)字集成電路驗(yàn)證從入門到精通 本書特色
1、基于企業(yè)中的一些常用驗(yàn)證方法和流程規(guī)范，讓初學(xué)者了解驗(yàn)證的基礎(chǔ)概念和方法。例如：驗(yàn)證流程以及驗(yàn)證環(huán)境框架介紹，被測電路的功能點(diǎn)抽取方法，隨機(jī)激勵(lì)方法，結(jié)果自動(dòng)對(duì)比方法，時(shí)序自動(dòng)檢查方法等。2、從基礎(chǔ)驗(yàn)證方法到UVM驗(yàn)證方法，從理論方法到實(shí)例解析，進(jìn)一步闡述數(shù)字集成電路驗(yàn)證的進(jìn)階知識(shí)。3、先通過問題引導(dǎo)出需要使用的驗(yàn)證方法，然后講解該驗(yàn)證方法的理論知識(shí)和應(yīng)用場景，再通過實(shí)例進(jìn)行應(yīng)用訓(xùn)練。
數(shù)字集成電路驗(yàn)證從入門到精通 內(nèi)容簡介
本書基于企業(yè)實(shí)際需求，理論結(jié)合實(shí)例，由易到難講解了數(shù)字集成電路常用驗(yàn)證方法、流程規(guī)范和UVM高級(jí)驗(yàn)證方法。 主要內(nèi)容包括：數(shù)字集成電路驗(yàn)證技術(shù)的發(fā)展、數(shù)字集成電路驗(yàn)證基礎(chǔ)、數(shù)字集成電路驗(yàn)證的常用Verilog編程語法、被測電路功能點(diǎn)Case抽取、斷言、帶有約束條件的隨機(jī)激勵(lì)、覆蓋率、結(jié)果自動(dòng)對(duì)比、UVM驗(yàn)證、仿真驗(yàn)證EDA工具、實(shí)例解析、綜合項(xiàng)目實(shí)例。 本書可供集成電路驗(yàn)證的入門級(jí)讀者，以及集成電路、芯片、半導(dǎo)體及相關(guān)行業(yè)的工程技術(shù)人員使用，還可作為教材供高校相關(guān)專業(yè)師生學(xué)習(xí)參考。
數(shù)字集成電路驗(yàn)證從入門到精通 目錄
第1章 數(shù)字集成電路驗(yàn)證技術(shù)的發(fā)展 001
1.1 數(shù)字集成電路驗(yàn)證的概念及地位 001
1.1.1 驗(yàn)證的概念 001
1.1.2 驗(yàn)證在設(shè)計(jì)流程中的地位 002
1.2 功能驗(yàn)證 003
1.2.1 功能驗(yàn)證過程 003
1.2.2 功能驗(yàn)證相關(guān)技術(shù) 004
1.2.3 功能驗(yàn)證相關(guān)語言 006
1.2.4 功能驗(yàn)證相關(guān)方法 007
1.2.5 功能驗(yàn)證相關(guān)研究熱點(diǎn) 008
1.3 驗(yàn)證的歷史、現(xiàn)在與將來 009
習(xí)題 011 第2章 數(shù)字集成電路驗(yàn)證基礎(chǔ) 012
2.1 集成電路芯片開發(fā)流程 012
2.1.1 系統(tǒng)設(shè)計(jì) 012
2.1.2 功能設(shè)計(jì) 013
2.1.3 功能驗(yàn)證 016
2.1.4 DFT設(shè)計(jì)/邏輯綜合 016
2.1.5 版圖設(shè)計(jì)驗(yàn)證 017
2.1.6 時(shí)序驗(yàn)證 017
2.1.7 芯片試做與芯片測試 017
2.2 驗(yàn)證的概念和分類 018
2.3 驗(yàn)證與設(shè)計(jì)、測試的區(qū)別 019
2.4 驗(yàn)證環(huán)境的基本結(jié)構(gòu) 019
2.4.1 驗(yàn)證環(huán)境的概念 019
2.4.2 驗(yàn)證環(huán)境的結(jié)構(gòu)框圖 019
2.4.3 簡單驗(yàn)證環(huán)境的書寫結(jié)構(gòu) 021
2.5 驗(yàn)證流程 023
習(xí)題 024 第3章 數(shù)字集成電路驗(yàn)證的常用Verilog編程語法 025
3.1 驗(yàn)證常用Verilog語法 026
3.1.1 assign語法 026
3.1.2 always語法 027
3.1.3 initial、`timescale、#語法 027
3.1.4 `define、parameter語法 029
3.1.5 `include語法 031
3.1.6 wait、@語法 032
3.1.7 for、repeat、while、forever語法 034
3.1.8 fork…join語法 035
3.1.9 task語法 037
3.1.10 event語法 039
3.2 驗(yàn)證常用Verilog系統(tǒng)函數(shù) 040
3.2.1 $display、$write、$time、$finish系統(tǒng)函數(shù) 040
3.2.2 文件操作系統(tǒng)函數(shù) 041
3.2.3 $random系統(tǒng)函數(shù) 046
習(xí)題 047 第4章 被測電路功能點(diǎn)Case抽取 048
4.1 Case抽取原則 049
4.2 Case表的制作方法 050
習(xí)題 051 第5章 斷言 052
5.1 斷言的基本概念和應(yīng)用 053
5.2 斷言的SVA語法結(jié)構(gòu) 053
5.2.1 SVA基本結(jié)構(gòu) 053
5.2.2 SVA與設(shè)計(jì)的連接 054
5.3 斷言中常用的SVA語法 056
5.3.1 SVA基本語法 056
5.3.2 系統(tǒng)函數(shù) 058
5.3.3 覆蓋率屬性 059
5.3.4 斷言驗(yàn)證庫 059
習(xí)題 060 第6章 帶有約束條件的隨機(jī)激勵(lì) 061
6.1 隨機(jī)激勵(lì)的概念和應(yīng)用 061
6.2 隨機(jī)激勵(lì)的約束條件 062
習(xí)題 066 第7章 覆蓋率 067
7.1 覆蓋率的概念和應(yīng)用 067
7.2 覆蓋率的種類 068
7.2.1 代碼覆蓋率 068
7.2.2 斷言覆蓋率 070
7.2.3 功能覆蓋率 070
7.3 代碼覆蓋率的實(shí)現(xiàn)方法 071
7.3.1 Modelsim仿真工具運(yùn)行代碼覆蓋率 071
7.3.2 VCS仿真工具運(yùn)行代碼覆蓋率 073
7.4 功能覆蓋率的實(shí)現(xiàn)方法 074
7.4.1 通過Verilog編程實(shí)現(xiàn)功能覆蓋率 074
7.4.2 通過SystemVerilog編程實(shí)現(xiàn)功能覆蓋率 077
習(xí)題 082 第8章 結(jié)果自動(dòng)對(duì)比 083
8.1 結(jié)果自動(dòng)對(duì)比的概念和應(yīng)用 083
8.2 期待值模型的構(gòu)建方法 084
8.3 結(jié)果自動(dòng)對(duì)比的實(shí)現(xiàn) 084
8.3.1 構(gòu)造期待值模型的方式 085
8.3.2 讀取期待值數(shù)據(jù)的方式 087
8.3.3 將被測電路輸出打印結(jié)果文件與期待值結(jié)果文件直接比較的方式 089
習(xí)題 090 第9章 UVM驗(yàn)證 091
9.1 事務(wù)級(jí)驗(yàn)證的概念 092
9.2 UVM驗(yàn)證環(huán)境的特點(diǎn)和結(jié)構(gòu) 092
9.2.1 UVM驗(yàn)證平臺(tái)的結(jié)構(gòu) 092
9.2.2 被測電路 093
9.2.3 interface 094
9.2.4 driver 094
9.2.5 monitor 096
9.2.6 sequence與sequencer 098
9.2.7 agent 099
9.2.8 reference model 101
9.2.9 scoreboard 102
9.2.10 env 104
9.2.11 測試用例 105
9.2.12 tb_top 107
9.2.13 UVM環(huán)境的啟動(dòng) 108
9.3 UVM基礎(chǔ) 109
9.3.1 uvm_component, uvm_object派生關(guān)系 109
9.3.2 UVM的樹形結(jié)構(gòu) 112
9.3.3 field automation機(jī)制 113
9.3.4 config_db機(jī)制 115
9.4 UVM驗(yàn)證環(huán)境的運(yùn)行 116
9.4.1 phase機(jī)制 116
9.4.2 objection機(jī)制 118
習(xí)題 119 第10章 仿真驗(yàn)證EDA工具 120
10.1 常用仿真驗(yàn)證EDA工具 120
10.2 Modelsim工具簡介 121
10.3 Modelsim的使用方法 121
10.3.1 【方式二】的使用方法 122
10.3.2 【方式三】的使用方法 124
10.4 Modelsim中UVM驗(yàn)證環(huán)境的運(yùn)行方法 125
習(xí)題 127 第11章 實(shí)例解析 128
11.1 被測電路功能點(diǎn)Case抽取實(shí)例解析 128
11.2 斷言應(yīng)用實(shí)例解析 134
11.3 隨機(jī)激勵(lì)應(yīng)用實(shí)例解析 142
11.4 覆蓋率應(yīng)用實(shí)例解析 147
11.5 結(jié)果自動(dòng)對(duì)比應(yīng)用實(shí)例解析 155
11.6 UVM驗(yàn)證實(shí)例解析 166 第12章 綜合項(xiàng)目實(shí)例 183
12.1 UART傳輸電路的功能驗(yàn)證項(xiàng)目 183
12.2 圖像JPEG編碼DCT模塊的功能驗(yàn)證項(xiàng)目 206 參考文獻(xiàn) 222
1.1 數(shù)字集成電路驗(yàn)證的概念及地位 001
1.1.1 驗(yàn)證的概念 001
1.1.2 驗(yàn)證在設(shè)計(jì)流程中的地位 002
1.2 功能驗(yàn)證 003
1.2.1 功能驗(yàn)證過程 003
1.2.2 功能驗(yàn)證相關(guān)技術(shù) 004
1.2.3 功能驗(yàn)證相關(guān)語言 006
1.2.4 功能驗(yàn)證相關(guān)方法 007
1.2.5 功能驗(yàn)證相關(guān)研究熱點(diǎn) 008
1.3 驗(yàn)證的歷史、現(xiàn)在與將來 009
習(xí)題 011 第2章 數(shù)字集成電路驗(yàn)證基礎(chǔ) 012
2.1 集成電路芯片開發(fā)流程 012
2.1.1 系統(tǒng)設(shè)計(jì) 012
2.1.2 功能設(shè)計(jì) 013
2.1.3 功能驗(yàn)證 016
2.1.4 DFT設(shè)計(jì)/邏輯綜合 016
2.1.5 版圖設(shè)計(jì)驗(yàn)證 017
2.1.6 時(shí)序驗(yàn)證 017
2.1.7 芯片試做與芯片測試 017
2.2 驗(yàn)證的概念和分類 018
2.3 驗(yàn)證與設(shè)計(jì)、測試的區(qū)別 019
2.4 驗(yàn)證環(huán)境的基本結(jié)構(gòu) 019
2.4.1 驗(yàn)證環(huán)境的概念 019
2.4.2 驗(yàn)證環(huán)境的結(jié)構(gòu)框圖 019
2.4.3 簡單驗(yàn)證環(huán)境的書寫結(jié)構(gòu) 021
2.5 驗(yàn)證流程 023
習(xí)題 024 第3章 數(shù)字集成電路驗(yàn)證的常用Verilog編程語法 025
3.1 驗(yàn)證常用Verilog語法 026
3.1.1 assign語法 026
3.1.2 always語法 027
3.1.3 initial、`timescale、#語法 027
3.1.4 `define、parameter語法 029
3.1.5 `include語法 031
3.1.6 wait、@語法 032
3.1.7 for、repeat、while、forever語法 034
3.1.8 fork…join語法 035
3.1.9 task語法 037
3.1.10 event語法 039
3.2 驗(yàn)證常用Verilog系統(tǒng)函數(shù) 040
3.2.1 $display、$write、$time、$finish系統(tǒng)函數(shù) 040
3.2.2 文件操作系統(tǒng)函數(shù) 041
3.2.3 $random系統(tǒng)函數(shù) 046
習(xí)題 047 第4章 被測電路功能點(diǎn)Case抽取 048
4.1 Case抽取原則 049
4.2 Case表的制作方法 050
習(xí)題 051 第5章 斷言 052
5.1 斷言的基本概念和應(yīng)用 053
5.2 斷言的SVA語法結(jié)構(gòu) 053
5.2.1 SVA基本結(jié)構(gòu) 053
5.2.2 SVA與設(shè)計(jì)的連接 054
5.3 斷言中常用的SVA語法 056
5.3.1 SVA基本語法 056
5.3.2 系統(tǒng)函數(shù) 058
5.3.3 覆蓋率屬性 059
5.3.4 斷言驗(yàn)證庫 059
習(xí)題 060 第6章 帶有約束條件的隨機(jī)激勵(lì) 061
6.1 隨機(jī)激勵(lì)的概念和應(yīng)用 061
6.2 隨機(jī)激勵(lì)的約束條件 062
習(xí)題 066 第7章 覆蓋率 067
7.1 覆蓋率的概念和應(yīng)用 067
7.2 覆蓋率的種類 068
7.2.1 代碼覆蓋率 068
7.2.2 斷言覆蓋率 070
7.2.3 功能覆蓋率 070
7.3 代碼覆蓋率的實(shí)現(xiàn)方法 071
7.3.1 Modelsim仿真工具運(yùn)行代碼覆蓋率 071
7.3.2 VCS仿真工具運(yùn)行代碼覆蓋率 073
7.4 功能覆蓋率的實(shí)現(xiàn)方法 074
7.4.1 通過Verilog編程實(shí)現(xiàn)功能覆蓋率 074
7.4.2 通過SystemVerilog編程實(shí)現(xiàn)功能覆蓋率 077
習(xí)題 082 第8章 結(jié)果自動(dòng)對(duì)比 083
8.1 結(jié)果自動(dòng)對(duì)比的概念和應(yīng)用 083
8.2 期待值模型的構(gòu)建方法 084
8.3 結(jié)果自動(dòng)對(duì)比的實(shí)現(xiàn) 084
8.3.1 構(gòu)造期待值模型的方式 085
8.3.2 讀取期待值數(shù)據(jù)的方式 087
8.3.3 將被測電路輸出打印結(jié)果文件與期待值結(jié)果文件直接比較的方式 089
習(xí)題 090 第9章 UVM驗(yàn)證 091
9.1 事務(wù)級(jí)驗(yàn)證的概念 092
9.2 UVM驗(yàn)證環(huán)境的特點(diǎn)和結(jié)構(gòu) 092
9.2.1 UVM驗(yàn)證平臺(tái)的結(jié)構(gòu) 092
9.2.2 被測電路 093
9.2.3 interface 094
9.2.4 driver 094
9.2.5 monitor 096
9.2.6 sequence與sequencer 098
9.2.7 agent 099
9.2.8 reference model 101
9.2.9 scoreboard 102
9.2.10 env 104
9.2.11 測試用例 105
9.2.12 tb_top 107
9.2.13 UVM環(huán)境的啟動(dòng) 108
9.3 UVM基礎(chǔ) 109
9.3.1 uvm_component, uvm_object派生關(guān)系 109
9.3.2 UVM的樹形結(jié)構(gòu) 112
9.3.3 field automation機(jī)制 113
9.3.4 config_db機(jī)制 115
9.4 UVM驗(yàn)證環(huán)境的運(yùn)行 116
9.4.1 phase機(jī)制 116
9.4.2 objection機(jī)制 118
習(xí)題 119 第10章 仿真驗(yàn)證EDA工具 120
10.1 常用仿真驗(yàn)證EDA工具 120
10.2 Modelsim工具簡介 121
10.3 Modelsim的使用方法 121
10.3.1 【方式二】的使用方法 122
10.3.2 【方式三】的使用方法 124
10.4 Modelsim中UVM驗(yàn)證環(huán)境的運(yùn)行方法 125
習(xí)題 127 第11章 實(shí)例解析 128
11.1 被測電路功能點(diǎn)Case抽取實(shí)例解析 128
11.2 斷言應(yīng)用實(shí)例解析 134
11.3 隨機(jī)激勵(lì)應(yīng)用實(shí)例解析 142
11.4 覆蓋率應(yīng)用實(shí)例解析 147
11.5 結(jié)果自動(dòng)對(duì)比應(yīng)用實(shí)例解析 155
11.6 UVM驗(yàn)證實(shí)例解析 166 第12章 綜合項(xiàng)目實(shí)例 183
12.1 UART傳輸電路的功能驗(yàn)證項(xiàng)目 183
12.2 圖像JPEG編碼DCT模塊的功能驗(yàn)證項(xiàng)目 206 參考文獻(xiàn) 222
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數(shù)字集成電路驗(yàn)證從入門到精通 作者簡介
叢國濤：1、松下電器軟件開發(fā)（大連）有限公司從事集成電路設(shè)計(jì)與驗(yàn)證工作8年，開發(fā)過數(shù)碼相機(jī)芯片、數(shù)字電視芯片、車載攝像頭處理芯片等10 顆芯片，并且具有帶領(lǐng)10人左右團(tuán)隊(duì)進(jìn)行集成電路開發(fā)的經(jīng)驗(yàn)。 2、大連東軟信息學(xué)院集成電路設(shè)計(jì)與集成電路系統(tǒng)專業(yè)擔(dān)任專業(yè)課教師，已執(zhí)教5年，講授《數(shù)字集成電路驗(yàn)證》《數(shù)字系統(tǒng)設(shè)計(jì)實(shí)踐》等多門集成電路專業(yè)課程。作為課程負(fù)責(zé)人的《數(shù)字集成電路驗(yàn)證》獲得遼寧省虛擬仿真實(shí)驗(yàn)項(xiàng)目（2020年），獲得校級(jí)“專創(chuàng)融合”課程（2020年），獲得校級(jí)線上線下混合式課程（2021年）。 3、參加《全國電子信息類專業(yè)課程實(shí)驗(yàn)案例設(shè)計(jì)競賽》等教學(xué)競賽，獲得全國三等獎(jiǎng)、遼寧省一等獎(jiǎng)、二等獎(jiǎng)、三等獎(jiǎng)各1次。 4、參與集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)的遼寧省本科專業(yè)建設(shè)，參與遼寧省教育廳的教改項(xiàng)目建設(shè)《產(chǎn)學(xué)研融合背景下集成電路創(chuàng)新創(chuàng)業(yè)人才培養(yǎng)模式的探索與實(shí)踐》。 5、作為負(fù)責(zé)學(xué)生實(shí)踐工作的系副主任，組織學(xué)生參加學(xué)科競賽活動(dòng)，集成系學(xué)生在《大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽》等重要賽事多次獲得國家一等獎(jiǎng)等獎(jiǎng)項(xiàng)，學(xué)校獲得東北賽區(qū)優(yōu)秀組織獎(jiǎng)，本人獲得遼寧省組織工作先進(jìn)個(gè)人。大創(chuàng)指導(dǎo)教師1次，省級(jí)大創(chuàng)指導(dǎo)教師3次，企業(yè)橫向項(xiàng)目10項(xiàng)，發(fā)明專利1項(xiàng)（2021年），軟件著作權(quán)1項(xiàng)（2018年），參與發(fā)表論文期刊8篇。
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