��0�� �wՓ
0.1 ���y�OӋ�����cEDA�OӋ�����ą^�e
0.2 ����Ӳ�������Z��
��1�� EDA����ܛ��Quartus II 6.0
1.1 ���bQuartus II 6.0ܛ��
1.2 Quartus II 6.0ܛ��������
1.3 Ƕ��ʽ߉݋�����x��ʹ�÷���
1.4 ԭ��Dݔ���OӋ����
���}
��2�� ��Ҏģ�ɾ���߉݋����
2.1 �ɾ���߉݋��������
2.2 ���s�ɾ���߉݋����
2.3 �F���ɾ����T���
2.4 CPLD��FPGA�����ľ����c����
2.5 FPGACPLD�����Ĝyԇ���g
2.6 FPGA��CPLD�������_�l�����x��
���}
��3�� VHDL�����Y��
3.1 VHDL����
3.2 �O Ӌ �� �w
3.3 �Y���w
3.4 VHDL�Y���w���ӽY��
3.5 �ӳ���Y��
3.6 ��ͳ����
3.7 ����
���}
��4�� VHDL�Z��Ҫ��
4.1 VHDL��������
4.2 VHDL�������
4.3 VHDL������
���}
��5�� VHDL����Z��
5.1 �x ֵ �Z ��
5.2 ���̿����Z��
5.3 WAIT�Z��
5.4 ASSERT�Z��
5.5 RETURN�Z��
5.6 NULL�Z��
���}
��6�� VHDL�����Z��
6.1 �M �� �Z ��
6.2 �K �Z ��
6.3 ������̖�xֵ�Z��
6.4 �ӳ���Ͳ����^���{���Z��
6.5 Ԫ�������Z��
6.6 �� �� �Z ��
���}
��7�� �M��߉݋�·ģ�K
7.1 �T � ·
7.2 ���a�����g�a�����x�����·
���}
��8�� �r��߉݋�·�OӋ
8.1 �|�l��
8.2 �Ĵ���
8.3 Ӌ����
8.4 ���ޠ�B�C
8.5 ���ޠ�B�C�Ļ�������
8.6 MOORE�͠�B�C
8.7 MEALY�͠�B�C
8.8 MEALY�ͺ�MOORE�͠�B�C��׃�N
8.9 ������B�C
���}
��9�� EDA���g�ľC�ϑ���
9.1 �@ʾ�·�OӋ
9.2 ��·�ʟ����������OӋ
9.3 �������������OӋ
9.4 �����Ԅ��D�Q����ʽ�l��Ӌ���OӋ
9.5 ��8×8�й�ꎡ��й���pɫ�cꇰl�������@ʾ�h��
9.6 �����l�������OӋ
���}
��10�� Verilog HDL
10.1 Verilog HDL����ģ�K�Y��
10.2 Verilog HDL���~��
10.3 Verilog HDL���Z��
10.4 ��ͬ���󼉄e��Verilog HDLģ��
���}
��11�� ��ģ�K�đ���
11.1 ��ģ�K����
11.2 �惦���OӋ
11.3 �˷����OӋ
11.4 �i��h�OӋ
��12�� SoPC���g�c���û��A
12.1 SoPC���g�lչ�śr
12.2 SoPC���g��
12.3 Nios II����
12.4 SoPC�OӋ�����c֧��Nios II��FPGA����
���A VHDL�Z�Եı�����
�����īI