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數(shù)字集成電路設計 版權信息
- ISBN：9787302655459
- 條形碼：9787302655459 ; 978-7-302-65545-9
- 裝幀：平裝-膠訂
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字集成電路設計 本書特色
本書是一本適用于電子信息工程、集成電路設計類專業(yè)的集成電路設計方面入門級教材，內(nèi)容涵蓋集成電路設計相關的基礎知識，包括設計方法學、生產(chǎn)工藝、EDA相關微電子學基礎知識、基本軟件工具的使用、設計步驟、Verilog HDL硬件描述語言、測試方法、可測試性設計和SOC設計等。
數(shù)字集成電路設計 內(nèi)容簡介
本書適宜做為電子工程類專業(yè)讀者的集成電路設計方面的教材，其建設目標是：期望讀者通過對本教材的學習，使讀者對數(shù)字系統(tǒng)集成電路設計所需基本知識有一個較全面的了解和掌握；同時，根據(jù)對應專業(yè)的特點，使讀者對集成電路可測試性設計有關知識和當今較優(yōu)選的集成電路設計方法、及Verilog HDL在集成電路設計全過程的運用也有所了解。 為此，本教材內(nèi)容將涵蓋設計方法學、生產(chǎn)工藝、EDA軟件工具、相關微電子學基礎知識、集成電路設計步驟、Verilog HDL硬件描述語言、集成電路測試方法、可測試性設計和SoC設計等集成電路設計方面的關鍵知識點
數(shù)字集成電路設計 目錄
第1章集成電路設計進展
1.1引言
1.1.1集成電路的發(fā)展簡史
1.1.2集成電路制造工藝的發(fā)展
1.1.3集成電路產(chǎn)業(yè)結構經(jīng)歷的變革
1.1.4集成電路與電子信息技術
1.2集成電路設計需具備的關鍵條件及分類方式
1.2.1集成電路設計需具備的4個關鍵條件
1.2.2集成電路的分類方式
1.3集成電路設計方法與EDA工具發(fā)展趨勢
1.3.1集成電路設計方法的演變
1.3.2常用的集成電路設計方法
1.3.3集成電路EDA工具的發(fā)展趨勢
習題
參考文獻
第2章集成電路制造工藝
2.1集成電路制造工藝與制造流程介紹
2.1.1集成電路制造工藝介紹
2.1.2CMOS工藝簡介
2.1.3以硅工藝為基礎的集成電路生產(chǎn)制造流程
2.2CMOS電路版圖
2.2.1CMOS邏輯電路
2.2.2CMOS版圖設計（基于CMOS反相器）
2.3系統(tǒng)中各種延遲特性分析
2.3.1延遲特性簡介
2.3.2CMOS反相器的門延遲
2.3.3其他延遲
2.4集成電路制造工藝的新技術與新發(fā)展
參考文獻
第3章數(shù)字集成電路設計描述與仿真
3.1數(shù)字集成電路的設計描述
3.1.1數(shù)字集成電路的層次化設計及描述域
3.1.2集成電路設計的描述方式
3.2集成電路邏輯仿真與時序分析
3.2.1集成電路設計驗證
3.2.2集成電路設計驗證中的邏輯仿真
3.2.3集成電路設計中的時序分析
3.2.4邏輯仿真與時序分析不足
3.3仿真建模與仿真流程
3.3.1數(shù)字系統(tǒng)仿真模型的建立
3.3.2數(shù)字系統(tǒng)仿真流程
3.4常用集成電路邏輯仿真工具介紹
3.4.1ModelSim工具
3.4.2VCS工具
3.4.3Quartus Ⅱ工具
3.4.4Cadence公司邏輯仿真工具
3.4.5Prime Time工具
3.5系統(tǒng)驗證
3.5.1驗證方法學和驗證語言
3.5.2UVM簡介
3.5.3基于System Verilog的UVM類庫
3.5.4UVM舉例
習題
參考文獻
第4章數(shù)字集成電路設計綜合
4.1設計綜合概述
4.1.1設計綜合發(fā)展及分類
4.1.2集成電路高層次綜合簡述
4.1.3集成電路版圖綜合簡述
4.2集成電路邏輯綜合
4.2.1概述
4.2.2HDL編碼風格與邏輯綜合
4.2.3設計約束的施加
4.2.4設計約束的估算
4.2.5高級時鐘約束
4.3DC工具使用流程
4.3.1DC圖形模式使用
4.3.2DC命令模式使用
習題
參考文獻 第5章集成電路測試與可測試性設計 5.1集成電路測試技術概述 5.1.1集成電路測試原理 5.1.2集成電路測試的分類 5.1.3自動測試設備介紹 5.2數(shù)字集成電路中的故障模型 5.2.1缺陷、失效和故障的概念與區(qū)別 5.2.2常用的幾種故障模型 5.2.3故障的壓縮和故障冗余 5.3邏輯模擬和故障模擬 5.3.1邏輯模擬算法 5.3.2故障模擬算法 5.4組合電路測試生成 5.4.1代數(shù)法 5.4.2路徑敏化法 5.4.3D算法 5.4.4組合電路測試生成算法總結 5.5可測試性設計 5.5.1專用可測試性設計技術 5.5.2掃描路徑法 5.5.3邊界掃描法 5.5.4內(nèi)建自測試法 5.6SoC測試技術 5.6.1基于核的SoC測試的基本問題 5.6.2SoC測試結構 5.6.3IEEE P1500標準 5.6.4SoC的測試策略 5.7納米技術時代測試技術展望 習題
參考文獻 第6章Verilog HDL數(shù)字系統(tǒng)設計 6.1Verilog HDL入門知識 6.1.1Verilog HDL概述 6.1.2Verilog HDL設計方法 6.1.3Verilog HDL中的模塊 6.1.4Verilog HDL中對所用詞的約定法則 6.1.5數(shù)、數(shù)據(jù)類型與變量 6.1.6運算表達式中的運算符與操作數(shù) 6.2Verilog HDL行為描述與建模 6.2.1行為建模的基本程序架構 6.2.2塊結構 6.2.3塊結構中的常用程序語句 6.2.4賦值語句 6.2.5塊結構中的時間控制 6.2.6行為描述與建模中的任務和函數(shù) 6.3Verilog HDL結構描述與建模
6.3.1結構建模的基本程序架構 6.3.2層次化設計中的結構描述與建模 6.3.3基于Verilog HDL內(nèi)置基本邏輯門的結構描述與建模 6.4Verilog HDL仿真模塊與模塊仿真 6.4.1Verilog HDL仿真模塊構建 6.4.2Verilog HDL系統(tǒng)任務和系統(tǒng)函數(shù) 習題 參考文獻 第7章系統(tǒng)集成電路SoC設計 7.1系統(tǒng)集成電路SoC設計簡介 7.1.1集成電路設計方法的演變 7.1.2SoC概述 7.1.3SoC設計面臨的新挑戰(zhàn) 7.1.4SoC設計對IP的挑戰(zhàn) 7.1.5SoC設計的標準化 7.2SoC的關鍵技術 7.2.1IP核復用設計 7.2.2軟/硬件協(xié)同設計 7.2.3互連效應 7.2.4物理綜合 7.2.5低功耗設計 7.3SoC設計思想與設計流程 7.3.1SoC設計思想 7.3.2SoC設計流程 7.3.3基于復用平臺的SoC設計 7.4IP核技術與IP核設計標準化 7.4.1IP核技術的進展 7.4.2IP核設計流程 7.4.3IP核的設計驗證 7.4.4IP核的復用技術 7.5片上總線 7.5.1源于傳統(tǒng)微機總線的片上總線 7.5.2片上總線的接口標準 7.5.3片上總線的層次化結構 7.5.4AMBA總線 7.5.5Avalon總線 7.5.6OCP總線 7.5.7主從式Wishbone總線 7.5.8CoreConnect總線 習題 參考文獻 附錄A第6章習題技術要求與仿真要求參考 附錄B英語縮略語
參考文獻 第5章集成電路測試與可測試性設計 5.1集成電路測試技術概述 5.1.1集成電路測試原理 5.1.2集成電路測試的分類 5.1.3自動測試設備介紹 5.2數(shù)字集成電路中的故障模型 5.2.1缺陷、失效和故障的概念與區(qū)別 5.2.2常用的幾種故障模型 5.2.3故障的壓縮和故障冗余 5.3邏輯模擬和故障模擬 5.3.1邏輯模擬算法 5.3.2故障模擬算法 5.4組合電路測試生成 5.4.1代數(shù)法 5.4.2路徑敏化法 5.4.3D算法 5.4.4組合電路測試生成算法總結 5.5可測試性設計 5.5.1專用可測試性設計技術 5.5.2掃描路徑法 5.5.3邊界掃描法 5.5.4內(nèi)建自測試法 5.6SoC測試技術 5.6.1基于核的SoC測試的基本問題 5.6.2SoC測試結構 5.6.3IEEE P1500標準 5.6.4SoC的測試策略 5.7納米技術時代測試技術展望 習題
參考文獻 第6章Verilog HDL數(shù)字系統(tǒng)設計 6.1Verilog HDL入門知識 6.1.1Verilog HDL概述 6.1.2Verilog HDL設計方法 6.1.3Verilog HDL中的模塊 6.1.4Verilog HDL中對所用詞的約定法則 6.1.5數(shù)、數(shù)據(jù)類型與變量 6.1.6運算表達式中的運算符與操作數(shù) 6.2Verilog HDL行為描述與建模 6.2.1行為建模的基本程序架構 6.2.2塊結構 6.2.3塊結構中的常用程序語句 6.2.4賦值語句 6.2.5塊結構中的時間控制 6.2.6行為描述與建模中的任務和函數(shù) 6.3Verilog HDL結構描述與建模
6.3.1結構建模的基本程序架構 6.3.2層次化設計中的結構描述與建模 6.3.3基于Verilog HDL內(nèi)置基本邏輯門的結構描述與建模 6.4Verilog HDL仿真模塊與模塊仿真 6.4.1Verilog HDL仿真模塊構建 6.4.2Verilog HDL系統(tǒng)任務和系統(tǒng)函數(shù) 習題 參考文獻 第7章系統(tǒng)集成電路SoC設計 7.1系統(tǒng)集成電路SoC設計簡介 7.1.1集成電路設計方法的演變 7.1.2SoC概述 7.1.3SoC設計面臨的新挑戰(zhàn) 7.1.4SoC設計對IP的挑戰(zhàn) 7.1.5SoC設計的標準化 7.2SoC的關鍵技術 7.2.1IP核復用設計 7.2.2軟/硬件協(xié)同設計 7.2.3互連效應 7.2.4物理綜合 7.2.5低功耗設計 7.3SoC設計思想與設計流程 7.3.1SoC設計思想 7.3.2SoC設計流程 7.3.3基于復用平臺的SoC設計 7.4IP核技術與IP核設計標準化 7.4.1IP核技術的進展 7.4.2IP核設計流程 7.4.3IP核的設計驗證 7.4.4IP核的復用技術 7.5片上總線 7.5.1源于傳統(tǒng)微機總線的片上總線 7.5.2片上總線的接口標準 7.5.3片上總線的層次化結構 7.5.4AMBA總線 7.5.5Avalon總線 7.5.6OCP總線 7.5.7主從式Wishbone總線 7.5.8CoreConnect總線 習題 參考文獻 附錄A第6章習題技術要求與仿真要求參考 附錄B英語縮略語
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數(shù)字集成電路設計 作者簡介
李嬌，博士，上海大學講師。主要研究方向：集成電路設計與可測性設計，機器視覺及應用等。承擔多項國家及省部級項目，發(fā)表多篇學術論文，獲得授權專利5項。
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