��1�¾wՓ 1.1 EDA���g�Ϳɾ���߉݋�����İlչ 1.1.1 EDA���g�lչ���� 1.1.2�ɾ���߉݋�����lչ�vʷ 1.1.3 FPGA�İlչ���r 1.2�ɾ���߉݋�����OӋ���̺��� 1.2.1�����OӋ���� 1.2.2�ɾ���߉݋�����OӋ���� 1.3Ӳ�������Z�� HDL 1.3.1 VHDL���� 1.3.2 Verilog HDL���� 1.3.3System Verilog���� 1.3.4 HDL�Z��֮�g�ą^�e�c“ϵ 1.3.5 HDL�Z�Ե��x�� ˼���} ��2��Verilog HDL�Z�����A 2.1���� 2.2ģ�K(Module)�ĸ��� 2.3 Verilog HDL�Z����һЩ����Ҫ�� 2.4������ͼ�������׃�� 2.4.1���� 2.4.2׃�� 2.5�\��������_ʽ 2.5.1���g�\��� 2.5.2߉݋�\��� 2.5.3�Pϵ�\��� 2.5.4λ�\��� 2.5.5��ʽ�\��� 2.5.6�s�p�\��� 2.5.7�l���\��� 2.5.8λƴ���\��� 2.5.9�\����ă��ȼ� 2.6�xֵ�Z�� 2.6.1�����xֵ�Z�� 2.6.2���躮�xֵ�Z�� 2.7�l���Z�� 2.7.1 if-else�Z�� 2.7.2 case�Z�� 2.8�Y�������Z��always�c assign 2.8.1 always�Z�� 2.8.2 assign�Z�� 2.9����(function)��ѭ�h�Z��(for) 2.10�������Z���������Z������Ӳ���������Z�Ե���һ�N���ⷽʽ 2.10.1��Ӳ���ĽǶ����� Verilog HDL�Z�� 2.10.2���ɾC���Z�������ڜyԇ�����еđ��� ˼���} ���� ��3��CPLD/FPGA�Ļ����Y�� ��4��CPLD/FPGA�OӋ���A ��5��FPGA�ڔ�����̖̎��ϵ�y�еđ��� ��6��FPGA�_�l���Ì��� �����īI ���.