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Verilog HDL數字系統設計與應用 版權信息
- ISBN：9787560668871
- 條形碼：9787560668871 ; 978-7-5606-6887-1
- 裝幀：平裝-膠訂
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
Verilog HDL數字系統設計與應用 內容簡介
全書共9章，主要內容包括：硬件描述語言與可編程邏輯器件、Vivado和QuartusPrime開發工具的使用、VerilogHDL的基本語法、行為描述的語法、基本組合邏輯電路設計、基本時序邏輯電路設計、有限狀態機的設計、IP核及實驗指導(含14個實驗)。本書將知識點的講解與例題、習題和實驗相結合，由淺入深地講述了EDA數字系統設計的方法和思路，旨在提高讀者的VerilogHDL數字系統設計與應用水平。
Verilog HDL數字系統設計與應用 目錄
第1章 硬件描述語言與可編程邏輯器件 1
1.1 硬件描述語言 1
1.2 數字系統設計流程 2
1.2.1 設計輸入 3
1.2.2 綜合 3
1.2.3 布局布線 4
1.2.4 仿真 4
1.2.5 編程/配置 4
1.3 可編程邏輯器件 4
1.3.1 可編程邏輯器件的發展 5
1.3.2 Xilinx FPGA 5
1.3.3 FPGA設計中的選型原則 6
習題 8
第2章 Vivado和Quartus Prime的使用 9
2.1 Vivado軟件使用 9
2.2 Quartus Prime軟件使用 20
習題 26
第3章 Verilog HDL的基本語法 27
3.1 Verilog模塊 27
3.1.1 Verilog HDL模塊聲明 28
3.1.2 Verilog HDL端口定義 28
3.1.3 Verilog HDL內部信號類型聲明 28
3.1.4 Verilog HDL邏輯功能定義 29
3.2 基本語法要素 30
3.3 常量 32
3.3.1 整數型常量 32
3.3.2 實數型常量 33
3.3.3 字符串 34
3.4 數據類型 34
3.4.1 邏輯狀態 34
3.4.2 網絡 35
3.4.3 寄存器 36
3.4.4 向量 37
3.5 運算操作符 39
3.6 賦值語句 44
3.6.1 過程賦值語句 44
3.6.2 持續賦值語句 46
習題 46
第4章 行為描述的語法 48
4.1 過程語句 48
4.1.1 initial語句 48
4.1.2 always語句 49
4.2 塊語句 51
4.2.1 串行塊語句begin-end 51
4.2.2 并行塊語句fork-join 52
4.3 條件語句 53
4.3.1 if-else語句 53
4.3.2 case語句 55
4.4 循環語句 58
4.4.1 for語句 59
4.4.2 repeat語句 60
4.4.3 while語句 60
4.4.4 forever語句 61
4.4.5 循環退出說明 61
習題 61
第5章 基本組合邏輯電路設計 63
5.1 Verilog HDL數字電路設計方法 63
5.1.1 元件例化描述 63
5.1.2 數據流描述 69
5.1.3 always語句描述 70
5.1.4 Verilog HDL層次化設計 72
5.2 數據選擇器(mux)的設計 78
5.2.1 基于元件例化的mux設計 78
5.2.2 基于數據流描述的mux設計 83
5.2.3 基于always語句描述的
mux設計 83
5.3 編/譯碼器的設計 85
5.3.1 4-2編碼器設計 85
5.3.2 譯碼器設計 94
5.4 比較器的設計 97
5.5 七段共陽數碼管譯碼器的設計 100
5.5.1 共陽數碼管的硬件介紹 100
5.5.2 共陽數碼管的程序設計 101
習題 109
第6章 基本時序邏輯電路設計 110
6.1 鎖存器 110
6.1.1 基本RS鎖存器設計 110
6.1.2 同步復位鎖存器設計 112
6.1.3 異步復位端鎖存器設計 118
6.2 D觸發器 124
6.2.1 邊沿D觸發器設計 124
6.2.2 同步復位邊沿D觸發器設計 126
6.2.3 異步復位邊沿D觸發器設計 127
6.3 計數器 129
6.3.1 同步復位計數器設計 129
6.3.2 異步復位計數器設計 133
6.3.3 帶加載端的計數器設計 137
6.4 分頻器 145
6.4.1 同步復位二進制分頻器設計 146
6.4.2 異步復位二進制分頻器設計 149
6.4.3 帶加載端的二進制分頻器設計 152
習題 157
第7章 有限狀態機的設計 158
7.1 有限狀態機 158
7.1.1 摩爾型狀態機 158
7.1.2 米里型狀態機 158
7.2 有限狀態機的表示與描述 159
7.2.1 有限狀態機的狀態圖畫法 159
7.2.2 有限狀態機的描述方法 159
7.3 模6計數器的Verilog HDL描述 160
7.3.1 模6計數器的一段式描述 160
7.3.2 模6計數器的兩段式描述 161
7.3.3 模6計數器的三段式描述 163
7.3.4 模6計數器的仿真激勵 164
7.4 狀態的編碼 165
7.4.1 狀態編碼的分類 165
7.4.2 狀態編碼的定義 166
7.4.3 狀態編碼的設計建議 167
7.5 序列檢測器的Verilog HDL描述 167
7.5.1 序列檢測器的三段式摩爾型
狀態機描述 168
7.5.2 序列檢測器的三段式米里型
狀態機描述 169
7.5.3 序列檢測器的仿真激勵 170
7.6 動態顯示電路的Verilog HDL描述 171
7.6.1 動態顯示電路的工作原理 172
7.6.2 動態顯示的狀態機描述 173
7.6.3 動態顯示的仿真激勵 175
7.7 數/模轉換器DAC0832的
Verilog HDL描述 175
7.7.1 DAC0832的工作模式 176
7.7.2 DAC0832的Verilog HDL描述 176
7.7.3 DAC0832的仿真激勵 181
習題 182
第8章 IP核 184
8.1 IP核概述 184
8.2 乘法器IP核 184
8.2.1 Math Functions工具箱 184
8.2.2 乘法器IP核的使用 185
8.2.3 乘法器IP核的例化 189
8.2.4 乘法器IP核的仿真 191
8.3 Clocking IP核 194
8.3.1 Clocking IP核概述 194
8.3.2 Clocking IP核的配置 194
8.3.3 Clocking IP核的例化 197
8.3.4 Clocking IP核的仿真 199
8.4 DDS IP核 201
8.4.1 DDS IP核概述 201
8.4.2 DDS IP核的配置 202
8.4.3 DDS IP核的例化 206
8.4.4 DDS IP核的仿真 207
8.5 創建IP核 209
8.5.1 IP核的創建與使用步驟 209
8.5.2 一位全加器IP核代碼設計 209
8.5.3 一位全加器IP核的創建 211
8.5.4 一位全加器IP核的例化 213
8.5.5 一位全加器IP核的仿真 216
習題 216
第9章 實驗指導 218
實驗一 與非門設計 218
實驗二 一位全加器設計 220
實驗三 3-8譯碼器設計 223
實驗四 BCD譯碼器設計 227
實驗五 D觸發器設計 231
實驗六 模10計數器設計 235
實驗七 流水燈控制器設計 238
實驗八 按鍵消抖的Verilog HDL描述 242
實驗九 秒表的Verilog HDL實現 246
實驗十 動態顯示 253
實驗十一 簡易數字鐘設計 259
實驗十二 四人搶答器設計 267
實驗十三 DDS正弦波信號發生器設計 277
實驗十四 UART串口通信控制器設計 282
參考文獻 287
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