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數(shù)字邏輯(第2版) 版權信息
- ISBN：9787302506751
- 條形碼：9787302506751 ; 978-7-302-50675-1
- 裝幀：平裝-膠訂
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>>
數(shù)字邏輯(第2版) 內(nèi)容簡介
本書在介紹數(shù)字邏輯基礎知識的基礎上，系統(tǒng)闡述了數(shù)字系統(tǒng)中組合邏輯電路與時序邏輯電路的分析及設計方法，同時介紹可編程技術在數(shù)字系統(tǒng)設計中的應用，使學生從對數(shù)字系統(tǒng)的了解開始，直到能使用數(shù)字集成電路實現(xiàn)工程所需的邏輯設計，為今后從事系統(tǒng)軟硬件研制、開發(fā)和應用打下扎實的基礎。全書共分7章，內(nèi)容包括數(shù)字邏輯概述、布爾代數(shù)和邏輯化簡、組合邏輯電路、觸發(fā)器、時序邏輯電路、邏輯門電路、半導體存儲器與可編程器件。本書注重系統(tǒng)性、普及性和實用性的結合，既繼承傳統(tǒng)教材的優(yōu)點，又結合當今數(shù)字邏輯的新特點及實際工程應用背景，介紹優(yōu)選的邏輯器件及分析設計方法，力求達到概念清晰、深淺適中，體現(xiàn)相關領域的新發(fā)展和思想。本書可作為高等院校計算機科學與技術、電子工程、自動控制等專業(yè)的教材，也可供社會讀者參考。
數(shù)字邏輯(第2版) 目錄
第1章 數(shù)字邏輯概述
1.1 基本概念
1.1.1 數(shù)字量與模擬量
1.1.2 邏輯電平與數(shù)字波形
1.1.3 時鐘和時序圖
1.1.4 數(shù)字電路的應用和分類
1.2 數(shù)制與轉(zhuǎn)換
1.2.1 十進制數(shù)
1.2.2 二進制數(shù)
1.2.3 八進制數(shù)
1.2.4 十六進制數(shù)
1.2.5 數(shù)制間的轉(zhuǎn)換
1.3 帶符號數(shù)
1.3.1 原碼
1.3.2 反碼
1.3.3 補碼
1.3.4 浮點數(shù)
1.4 編碼
1.4.1 二十進制編碼
1.4.2 可靠性編碼
1.4.3 字符編碼
1.5 本章小結
1.6 習題和自測題
第2章 布爾代數(shù)和邏輯化簡
2.1 邏輯函數(shù)
2.1.1 基本概念
2.1.2 邏輯運算
2.2 邏輯代數(shù)的基本公式、定律和規(guī)則
2.2.1 公式和定律
2.2.2 基本規(guī)則
2.3 邏輯函數(shù)的表示法
2.3.1 真值表
2.3.2 邏輯表達式
2.3.3 卡諾圖
2.3.4 波形圖
2.3.5 邏輯電路圖
2.4 邏輯表達式的形式
2.4.1 一般式
2.4.2 小項和大項
2.4.3 標準式
2.4.4 簡式
2.5 邏輯函數(shù)的化簡
2.5.1 公式化簡法
2.5.2 卡諾圖化簡法
2.5.3 化簡中實際問題的考慮
2.6 本章小結
2.7 習題和自測題
第3章 組合邏輯電路
3.1 邏輯門電路符號和外部特性
3.1.1 基本邏輯門電路符號
3.1.2 復合邏輯門電路符號
3.1.3 邏輯門電路的外部特性
3.2 組合邏輯電路的分析
3.2.1 組合邏輯電路的分析步驟
3.2.2 組合邏輯電路的分析實例
3.3 組合邏輯電路的設計
3.3.1 組合邏輯電路的設計步驟
3.3.2 組合邏輯電路的設計實例
3.4 中規(guī)模通用集成電路的邏輯設計
3.4.1 加法器
3.4.2 數(shù)值比較器
3.4.3 編碼器和譯碼器
3.4.4 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
3.4.5 綜合應用實例
3.5 組合邏輯電路的險象
3.5.1 險象的產(chǎn)生
3.5.2 險象的分類
3.5.3 險象的判斷
3.5.4 險象的消除
3.6 本章小結
3.7 習題和自測題
第4章 觸發(fā)器
4.1 觸發(fā)器概述
4.1.1 觸發(fā)器的性質(zhì)
4.1.2 觸發(fā)器的分類
4.1.3 現(xiàn)態(tài)與次態(tài)
4.2 基本RS觸發(fā)器
4.2.1 與非門構成的基本RS觸發(fā)器
4.2.2 或非門構成的基本RS觸發(fā)器
4.3 鐘控觸發(fā)器
4.3.1 鐘控RS觸發(fā)器
4.3.2 鐘控D觸發(fā)器
4.4 主從觸發(fā)器
4.4.1 主從RS觸發(fā)器
4.4.2 主從JK觸發(fā)器
4.5 邊沿觸發(fā)器
4.5.1 邊沿D觸發(fā)器
4.5.2 邊沿JK觸發(fā)器
4.6 集成觸發(fā)器
4.6.1 集成邊沿D觸發(fā)器
4.6.2 集成邊沿JK觸發(fā)器
4.7 T觸發(fā)器及T′觸發(fā)器
4.7.1 T觸發(fā)器
4.7.2 T′觸發(fā)器
4.8 觸發(fā)器之間的轉(zhuǎn)換
4.9 本章小結
4.10 習題和自測題
第5章 時序邏輯電路
5.1 時序邏輯電路的結構模型與分類
5.1.1 時序邏輯電路的結構模型
5.1.2 時序邏輯電路的分類
5.2 時序邏輯電路的分析
5.2.1 同步時序邏輯電路的分析
5.2.2 異步時序邏輯電路的分析
5.3 時序邏輯電路的設計
5.3.1 同步時序邏輯電路的設計
5.3.2 異步時序邏輯電路的設計
5.4 寄存器
5.4.1 基本寄存器
5.4.2 移位寄存器
5.4.3 寄存器的應用
5.5 計數(shù)器
5.5.1 同步計數(shù)器
5.5.2 異步計數(shù)器
5.5.3 計數(shù)器的應用
5.6 本章小結
5.7 習題和自測題
第6章 邏輯門電路
6.1 半導體基礎
6.1.1 半導體二極管
6.1.2 半導體三極管
6.1.3 場效應管
6.1.4 開關特性
6.2 TTL門電路
6.2.1 TTL與非門
6.2.2 集電極開路輸出門
6.2.3 三態(tài)輸出門
6.2.4 TTL門電路使用注意事項
6.3 CMOS門電路
6.3.1 常見的CMOS門電路
6.3.2 CMOS門電路使用注意事項
本章小結
6.5 習題和自測題
第7章 半導體存儲器與可編程器件
7.1 半導體存儲器
7.1.1 只讀存儲器
7.1.2 隨機存取存儲器
7.2 可編程器件
7.2.1 概述
7.2.2 可編程陣列邏輯
7.2.3 通用陣列邏輯
7.2.4 CPLD和FPGA
7.2.5 ISP技術
7.3 硬件描述語言
7.3.1 概述
7.3.2 VHDL/Verilog HDL的開發(fā)流程
7.3.3 VHDL開發(fā)實例
7.4 本章小結
7.5 習題和自測題
附錄A 常用邏輯門國標符號與非國標符號對照表
附錄B 常用TTL型中小規(guī)模集成電路芯片型號索引
附錄C 常用MOS型中小規(guī)模集成電路芯片型號索引
附錄D 習題和自測題答案
參考文獻
1.1 基本概念
1.1.1 數(shù)字量與模擬量
1.1.2 邏輯電平與數(shù)字波形
1.1.3 時鐘和時序圖
1.1.4 數(shù)字電路的應用和分類
1.2 數(shù)制與轉(zhuǎn)換
1.2.1 十進制數(shù)
1.2.2 二進制數(shù)
1.2.3 八進制數(shù)
1.2.4 十六進制數(shù)
1.2.5 數(shù)制間的轉(zhuǎn)換
1.3 帶符號數(shù)
1.3.1 原碼
1.3.2 反碼
1.3.3 補碼
1.3.4 浮點數(shù)
1.4 編碼
1.4.1 二十進制編碼
1.4.2 可靠性編碼
1.4.3 字符編碼
1.5 本章小結
1.6 習題和自測題
第2章 布爾代數(shù)和邏輯化簡
2.1 邏輯函數(shù)
2.1.1 基本概念
2.1.2 邏輯運算
2.2 邏輯代數(shù)的基本公式、定律和規(guī)則
2.2.1 公式和定律
2.2.2 基本規(guī)則
2.3 邏輯函數(shù)的表示法
2.3.1 真值表
2.3.2 邏輯表達式
2.3.3 卡諾圖
2.3.4 波形圖
2.3.5 邏輯電路圖
2.4 邏輯表達式的形式
2.4.1 一般式
2.4.2 小項和大項
2.4.3 標準式
2.4.4 簡式
2.5 邏輯函數(shù)的化簡
2.5.1 公式化簡法
2.5.2 卡諾圖化簡法
2.5.3 化簡中實際問題的考慮
2.6 本章小結
2.7 習題和自測題
第3章 組合邏輯電路
3.1 邏輯門電路符號和外部特性
3.1.1 基本邏輯門電路符號
3.1.2 復合邏輯門電路符號
3.1.3 邏輯門電路的外部特性
3.2 組合邏輯電路的分析
3.2.1 組合邏輯電路的分析步驟
3.2.2 組合邏輯電路的分析實例
3.3 組合邏輯電路的設計
3.3.1 組合邏輯電路的設計步驟
3.3.2 組合邏輯電路的設計實例
3.4 中規(guī)模通用集成電路的邏輯設計
3.4.1 加法器
3.4.2 數(shù)值比較器
3.4.3 編碼器和譯碼器
3.4.4 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
3.4.5 綜合應用實例
3.5 組合邏輯電路的險象
3.5.1 險象的產(chǎn)生
3.5.2 險象的分類
3.5.3 險象的判斷
3.5.4 險象的消除
3.6 本章小結
3.7 習題和自測題
第4章 觸發(fā)器
4.1 觸發(fā)器概述
4.1.1 觸發(fā)器的性質(zhì)
4.1.2 觸發(fā)器的分類
4.1.3 現(xiàn)態(tài)與次態(tài)
4.2 基本RS觸發(fā)器
4.2.1 與非門構成的基本RS觸發(fā)器
4.2.2 或非門構成的基本RS觸發(fā)器
4.3 鐘控觸發(fā)器
4.3.1 鐘控RS觸發(fā)器
4.3.2 鐘控D觸發(fā)器
4.4 主從觸發(fā)器
4.4.1 主從RS觸發(fā)器
4.4.2 主從JK觸發(fā)器
4.5 邊沿觸發(fā)器
4.5.1 邊沿D觸發(fā)器
4.5.2 邊沿JK觸發(fā)器
4.6 集成觸發(fā)器
4.6.1 集成邊沿D觸發(fā)器
4.6.2 集成邊沿JK觸發(fā)器
4.7 T觸發(fā)器及T′觸發(fā)器
4.7.1 T觸發(fā)器
4.7.2 T′觸發(fā)器
4.8 觸發(fā)器之間的轉(zhuǎn)換
4.9 本章小結
4.10 習題和自測題
第5章 時序邏輯電路
5.1 時序邏輯電路的結構模型與分類
5.1.1 時序邏輯電路的結構模型
5.1.2 時序邏輯電路的分類
5.2 時序邏輯電路的分析
5.2.1 同步時序邏輯電路的分析
5.2.2 異步時序邏輯電路的分析
5.3 時序邏輯電路的設計
5.3.1 同步時序邏輯電路的設計
5.3.2 異步時序邏輯電路的設計
5.4 寄存器
5.4.1 基本寄存器
5.4.2 移位寄存器
5.4.3 寄存器的應用
5.5 計數(shù)器
5.5.1 同步計數(shù)器
5.5.2 異步計數(shù)器
5.5.3 計數(shù)器的應用
5.6 本章小結
5.7 習題和自測題
第6章 邏輯門電路
6.1 半導體基礎
6.1.1 半導體二極管
6.1.2 半導體三極管
6.1.3 場效應管
6.1.4 開關特性
6.2 TTL門電路
6.2.1 TTL與非門
6.2.2 集電極開路輸出門
6.2.3 三態(tài)輸出門
6.2.4 TTL門電路使用注意事項
6.3 CMOS門電路
6.3.1 常見的CMOS門電路
6.3.2 CMOS門電路使用注意事項
本章小結
6.5 習題和自測題
第7章 半導體存儲器與可編程器件
7.1 半導體存儲器
7.1.1 只讀存儲器
7.1.2 隨機存取存儲器
7.2 可編程器件
7.2.1 概述
7.2.2 可編程陣列邏輯
7.2.3 通用陣列邏輯
7.2.4 CPLD和FPGA
7.2.5 ISP技術
7.3 硬件描述語言
7.3.1 概述
7.3.2 VHDL/Verilog HDL的開發(fā)流程
7.3.3 VHDL開發(fā)實例
7.4 本章小結
7.5 習題和自測題
附錄A 常用邏輯門國標符號與非國標符號對照表
附錄B 常用TTL型中小規(guī)模集成電路芯片型號索引
附錄C 常用MOS型中小規(guī)模集成電路芯片型號索引
附錄D 習題和自測題答案
參考文獻
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