��1�� ���� 1 1 EDA���g 1 2 EDA���g���Ì��� 1 3 Ӳ�������Z��HDL 1 4 EDA���g�ă��� 1 5 ����FPGA��EDA�_�l���� 1 5 1 �OӋݔ�� 1 5 2 �C�� 1 5 3 �m��(��������) 1 5 4 ���� 1 6 �ɾ���߉݋���� 1 6 1 PLD�ķ�� 1 6 2 PROM�ɾ���ԭ�� 1 6 3 GAL 1 7 CPLD�ĽY���c�ɾ���ԭ�� 1 8 FPGA�ĽY���c����ԭ�� 1 8 1 ���ұ�߉݋�Y�� 1 8 2 Cyclone ��/��/10 LPϵ�������ĽY���cԭ�� 1 9 Ӳ���yԇ���g 1 9 1 �Ȳ�߉݋�yԇ 1 9 2 JTAG߅�����yԇ 1 10 FPGA/CPLD�aƷ���� 1 10 1 Lattice��˾��PLD���� 1 10 2 Intel(ԭAltera)��˾��PLD���� 1 10 3 Xilinx��˾��PLD���� 1 10 4 MicroChip(ԭMicroSemi)��˾��PLD���� 1 10 5 Intel��˾��FPGA���÷�ʽ�c�������� 1 10 6 ���aFPGA���� 1 11 �����c���� 1 12 Quartus 1 13 IP�� 1 14 EDA�İlչڅ�� ���} ��2�� ԭ��Dݔ�뷨߉݋�·�OӋ���g 2 1 ԭ��Dݔ���OӋ���������c 2 2 ����T�OӋ�΄� 2 3 �����l��Ӌ�OӋ�΄Ռ��� 2 4 ԭ��Dݔ�뷽ʽ�����OӋ���� 2 4 1 �����������ļ��A�ʹ�Pԭ��D���ļ� 2 4 2 �������� 2 4 3 ���ܺ�Ҫ���� 2 4 4 ���gǰ�O�� 2 4 5 ȫ�̾��g 2 4 6 �r�����yԇ�·���� 2 5 ���_�O�ú;������d 2 5 1 ���_�i�� 2 5 2 �����ļ����d 2 5 3 ASģʽֱ�Ӿ����������� 2 5 4 JTAG�g��ģʽ������������ 2 5 5 USB Blaster�������������b���� 2 6 �Ӵλ��OӋ 2 7 6λʮ�M���l��Ӌ�OӋ 2 7 1 �r��������OӋ 2 7 2 플��·�OӋ�c�yԇ ���} ��Ӗ�Ŀ 2 1 ��ԭ��Dݔ�뷨�OӋ8λȫ���� 2 2 ��ԭ��Dݔ�뷨�OӋ�l��Ӌ 2 3 Ӌ�rϵ�y�OӋ�� ��3�� ����Verilog HDL�OӋ����ϵ�y 3 1 �M���·��Verilog�������OӋ 3 1 1 2�x1��·�x�����OӋ�΄Ռ��� 3 1 2 2�x1��·�x������Verilog�������OӋ 3 1 3 4�x1��·�x�����OӋ�΄Ռ��� 3 1 4 4�x1��·�x������Verilog�������OӋ 3 1 5 4�x1��·�x�����Ĕ�����������ʽ 3 1 6 4�x1��·�x������if�Z��������ʽ 3 1 7 2 4�g�a���OӋ�΄Ռ��� 3 1 8 ȫ�����OӋ�΄Ռ��� 3 1 9 �ӷ�����Verilog�������OӋ 3 2 �r���·��Verilog�������OӋ 3 2 1 ߅���|�l���|�l���OӋ�΄Ռ��� 3 2 2 ߅���|�l���|�l����Verilog�������OӋ 3 2 3 �ƽ�|�l���i�����OӋ�΄Ռ��� 3 2 4 �ƽ�|�l���i������Verilog���� 3 2 5 ��������λ/�r�ʹ�����|�l���OӋ�΄Ռ��� 3 2 6 ��������λ/�r�ʹ�����|�l����Verilog���� 3 2 7 ͬ����λ���|�l���OӋ�΄Ռ��� 3 2 8 ͬ����λ���|�l����Verilog�������OӋ 3 2 9 ������λ���i�����OӋ�΄Ռ��� 3 2 10 ������λ���i������Verilog�������OӋ 3 2 11 Verilog�ĕr��^�̱��������c��Ҏ�� 3 2 12 �����r��ģ�K��Verilog���� 3 3 Ӌ������Verilog�������OӋ 3 3 1 4λ���M��Ӌ�����OӋ�΄Ռ��� 3 3 2 4λ���M��Ӌ������Verilog�������OӋ 3 3 3 ���ܸ�ȫ���Ӌ�����OӋ 3 4 ���l����Verilog�������OӋ 3 4 1 ż�����l���OӋ�΄Ռ��� 3 4 2 ż�����l����Verilog�������OӋ 3 5 Verilog�������L�� 3 5 1 RTL���� 3 5 2 �О����� 3 5 3 ���������� 3 5 4 �Y������ 3 6 ����HDL�ı�ݔ���Ӳ���OӋ���g 3 6 1 ��݋��ݔ���OӋ�ļ� 3 6 2 �������̺�ȫ�̾��gǰ�s���Ŀ�O�� 3 6 3 ȫ�̾C���c���g 3 6 4 ����yԇ 3 6 5 RTL�D�^�������� 3 6 6 ���_�i�� 3 6 7 �������_���Զ��x��ʽ�i�����_ 3 7 Ƕ��ʽ߉݋�����xʹ�÷��� ���} ��Ӗ�Ŀ 3 1 Ӌ�����OӋ 3 2 ��·�x�����OӋ 3 3 ʮ���M��7�Δ��a�@ʾ�g�a���OӋ 3 4 ��λ�����8λӲ���˷����OӋ�� ��4�� Verilog HDL�OӋ���g���� 4 1 �^���еă���xֵ�Z�� 4 1 1 ����ʽ�xֵ�Z�� 4 1 2 ������ʽ�xֵ�Z�� 4 1 3 �����J�R����ʽ�xֵ�ͷ�����ʽ�xֵ�����c 4 2 �^���Z��Y�����Y 4 3 ��λ�Ĵ����OӋ 4 3 1 ��ͬ���A�ù��ܵ���λ�Ĵ����OӋ 4 3 2 ģʽ�ɿص���λ�Ĵ����OӋ 4 3 3 ʹ����λ�������OӋ��λ�Ĵ��� 4 4 �˷����OӋ�΄ռ����P�Z�䑪�� 4 4 1 �������x�P�I�~parameter 4 4 2 �����ͼĴ�����Ͷ��x 4 4 3 for�Z���÷� 4 4 4 repeat�Z���÷� 4 4 5 while�Z���÷� 4 5 if�Z��һ���÷� 4 6 ���B�c�p��˿��OӋ 4 6 1 ���B�����·�OӋ 4 6 2 �p��˿��OӋ 4 6 3 ���B���������·�OӋ 4 7 �������c�攵���l�·�OӋ 4 8 ����Ҏ�t 4 9 ������ ���} ��Ӗ�Ŀ 4 1 �������c�攵���l���OӋ 4 2 VGA�ʗl��̖�@ʾ�����·�OӋ 4 3 4��4����I�P��̖�z�y�·�OӋ 4 4 �����o�B�@ʾ�����·�OӋ�� ��5�� �깦��ģ�Kʹ�÷��� 5 1 ����LPMģ�K��Ӌ�����OӋ 5 1 1 Ӌ����LPMģ�K�ı��ļ����{�� 5 1 2 LPMӋ���������c�������f�Z�� 5 1 3 ���������c����yԇ 5 2 ��ˮ���˷��ۼ����OӋ 5 2 1 LPM�ӷ���ģ�K�O�� 5 2 2 LPM�˷���ģ�K�O�� 5 2 3 ����˷��ۼ��� 5 2 4 �˷�����Verilog�ı����������P�����O�� 5 3 LPM_RAMģ�K���O�� 5 3 1 ��ʼ���ļ����� 5 3 2 LPM_RAM�O�ú��{�� 5 3 3 �yԇLPM_RAM 5 3 4 �惦����Verilog�ı����������P���ԑ��� 5 4 LPM_ROM�Ķ��ƺ�ʹ�� 5 4 1 LPM_ROM���ƺ͜yԇ 5 4 2 LPM�惦��ģ�K����O�� 5 4 3 ������̖�l�����OӋ 5 4 4 Ӳ�����F�͜yԇ 5 5 ��ϵ�y�惦�������x����݋������ 5 6 Ƕ��ʽ�i��hALTPLL�{�� 5 6 1 Ƕ��ʽ�i��h�����O�� 5 6 2 �i��h�{��ע����� 5 7 DDS���Fԭ���c���� 5 7 1 DDSԭ�� 5 7 2 DDS��̖�l�����OӋ ���} ��Ӗ�Ŀ 5 1 ���ʽӲ���\�����OӋ 5 2 ������̖�l�����OӋ 5 3 ����Verilog�������l��Ӌ�OӋ 5 4 DDS������̖�l�����OӋ 5 5 ������̖�l�����OӋ 5 6 VGA���ΈD���@ʾ����ģ�K�OӋ 5 7 ����Ӳ�������·�OӋ 5 8 ���a�����@ʾ�·�OӋ�� ��6�� ���à�B�C�OӋ���g 6 1 Verilog��B�C��һ����ʽ 6 1 1 ��B�C�����c�c���� 6 1 2 Verilog��B�C��һ��Y�� 6 1 3 ��ʼ�����c���� 6 2 Moore�͠�B�C�OӋ 6 2 1 ���^�̽Y���͠�B�C 6 2 2 ���Йz�y�������B�C�OӋ 6 3 Mealy�͠�B�C�OӋ 6 4 ��ͬ���a��͵Ġ�B�C 6 4 1 ֱ��ݔ���;��a 6 4 2 �ú궨�x�Z�䶨�x��B���a 6 4 3 �궨�x�����Z�� 6 4 4 ��򾎴a 6 4 5 һλ��a���a 6 4 6 ��B���a�O�� 6 5 ��B�C���e���g 6 5 1 ��B������ 6 5 2 ��B���a�O�y�� 6 5 3 ����EDA�����Ԅ����ɰ�ȫ��B�C 6 6 Ӳ�����ּ��g�ų�ë�� 6 6 1 �ӕr��ʽȥë�� 6 6 2 ߉݋��ʽȥë�� 6 6 3 ���r��ʽȥë�� ���} ��Ӗ�Ŀ 6 1 ���Йz�y���OӋ 6 2 ADC�ɘӿ����·�OӋ 6 3 �幦������߉݋�P�OӋ 6 4 �c����c�ַ���Һ���@ʾ���ӿ����·�OӋ 6 5 Ӳ���������·�OӋ 6 6 ���ֲ�ɫҺ���@ʾ�����·�OӋ 6 7 PS2�I�P����ģ��������·�OӋ 6 8 ��B�C���ƴ�/���D�Q8���a�o�B�@ʾ�� ��� EDA�_�lϵ�yʹ�ú��� ��Ҫ�����īI