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FPGA/CPLD應用技術(Verilog語言版)(第2版) 版權信息
- ISBN：9787121238260
- 條形碼：9787121238260 ; 978-7-121-23826-0
- 裝幀：暫無
- 冊數：暫無
- 重量：暫無
- 所屬分類：>
FPGA/CPLD應用技術(Verilog語言版)(第2版) 內容簡介
本書在版得到廣大院校老師認可與選用的基礎上，按照近期新的職業教育教學改革要求，結合近幾年的課程改革成果，以及作者多年的校企合作經驗進行修訂編寫。全書以工作任務為導向，系統地介紹數字系統設計開發環境、可編程邏輯器件的結構和開發工具軟件、Verilog HDL語言及其應用、組合邏輯電路設計、時序邏輯電路設計、數字系統的驗證、數字系統設計實踐等。 全書共安排了24個工作任務，由工作任務入手，引入相關的知識點，通過技能訓練引出相關概念、設計技巧，體現做中學、學中練的教學思路與職業教育特色。 本書配有電子教學課件、習題參考答案、Verilog HDL代碼文件和精品課網站，詳見前言。
FPGA/CPLD應用技術(Verilog語言版)(第2版) 目錄
第1章 認識數字系統設計開發環境
教學導航
任務1 基于原理圖實現的基本門電路設計
1．1 QuartusⅡ集成開發環境
1．1．1 認識QuartusⅡ集成開發環境
1．1．2 QuartusⅡ集成開發環境的設計流程
1．1．3 常用可編程邏輯器件開發環境
任務2 基于原理圖實現的2選1數據選擇器設計
1．2 可編程邏輯器件
1．2．1 什么是可編程邏輯器件
1．2．2 簡單可編程邏輯器件
1．2．3 高密度可編程邏輯器件
1．2．4 可編程邏輯器件主要廠商
1．3 EDA技術
1．3．1 電子系統設計方法
1．3．2 FPGA/CPLD進行電路設計的一般流程
知識梳理與總結
習題
第2章 Verilog設計基礎
教學導航
任務3 基于HDL實現的基本門電路設計
2．1 Verilog模塊結構與數字系統設計流程
2．1．1 HDL的概念及特點
2．1．2 Verilog電路模塊的一般結構
2．1．3 基于Verilog的系統設計流程
任務4 基于HDL實現的2選1數據選擇器設計
2．2 數據類型、常量及變量
2．2．1 標識符
2．2．2 常量
2．2．3 變量及其數據類型
2．3 連續賦值語句及“?：”語句
2．3．1 持續賦值語句
2．3．2 “?：”語句
2．4 運算符及表達式
2．4．1 運算符
2．4．2 表達式
任務5 2位二進制數據比較器的設計
2．5 條件語句
2．5．1 if條件語句
2．5．2 case條件語句
2．6 循環語句
2．6．1 for語句
2．6．2 repeat語句
2．6．3 while語句
2．6．4 forever語句
任務6 4選1數據選擇器的設計
2．7 VerilogHDL的模塊調用
知識梳理與總結
習題
第3章 組合邏輯電路設計
教學導航
任務7 三人表決器設計
3．1 組合邏輯電路設計基礎
3．1．1 組合邏輯電路的定義和基本特征
3．1．2 標準CMOS組合邏輯電路結構
3．1．3 典型組合邏輯電路設計方法
3．2 理解Verilog的并行語句
任務8 一位加法器的設計
3．3 運算部件及其設計方法
3．3．1 加法器
3．3．2 乘法器與除法器
任務9 3-8譯碼器的設計
3．4 Verilog語言的過程及用法
3．4．1 過程塊和過程語句
3．4．2 過程中的阻塞賦值與非阻塞賦值
3．4．3 基于過程塊的組合邏輯建模標準
任務10 基于三態門的雙向端口設計
……
第4章 時序邏輯電路設計
第5章 數字系統的驗證
第6章 數字系統設計實踐
教學導航
任務1 基于原理圖實現的基本門電路設計
1．1 QuartusⅡ集成開發環境
1．1．1 認識QuartusⅡ集成開發環境
1．1．2 QuartusⅡ集成開發環境的設計流程
1．1．3 常用可編程邏輯器件開發環境
任務2 基于原理圖實現的2選1數據選擇器設計
1．2 可編程邏輯器件
1．2．1 什么是可編程邏輯器件
1．2．2 簡單可編程邏輯器件
1．2．3 高密度可編程邏輯器件
1．2．4 可編程邏輯器件主要廠商
1．3 EDA技術
1．3．1 電子系統設計方法
1．3．2 FPGA/CPLD進行電路設計的一般流程
知識梳理與總結
習題
第2章 Verilog設計基礎
教學導航
任務3 基于HDL實現的基本門電路設計
2．1 Verilog模塊結構與數字系統設計流程
2．1．1 HDL的概念及特點
2．1．2 Verilog電路模塊的一般結構
2．1．3 基于Verilog的系統設計流程
任務4 基于HDL實現的2選1數據選擇器設計
2．2 數據類型、常量及變量
2．2．1 標識符
2．2．2 常量
2．2．3 變量及其數據類型
2．3 連續賦值語句及“?：”語句
2．3．1 持續賦值語句
2．3．2 “?：”語句
2．4 運算符及表達式
2．4．1 運算符
2．4．2 表達式
任務5 2位二進制數據比較器的設計
2．5 條件語句
2．5．1 if條件語句
2．5．2 case條件語句
2．6 循環語句
2．6．1 for語句
2．6．2 repeat語句
2．6．3 while語句
2．6．4 forever語句
任務6 4選1數據選擇器的設計
2．7 VerilogHDL的模塊調用
知識梳理與總結
習題
第3章 組合邏輯電路設計
教學導航
任務7 三人表決器設計
3．1 組合邏輯電路設計基礎
3．1．1 組合邏輯電路的定義和基本特征
3．1．2 標準CMOS組合邏輯電路結構
3．1．3 典型組合邏輯電路設計方法
3．2 理解Verilog的并行語句
任務8 一位加法器的設計
3．3 運算部件及其設計方法
3．3．1 加法器
3．3．2 乘法器與除法器
任務9 3-8譯碼器的設計
3．4 Verilog語言的過程及用法
3．4．1 過程塊和過程語句
3．4．2 過程中的阻塞賦值與非阻塞賦值
3．4．3 基于過程塊的組合邏輯建模標準
任務10 基于三態門的雙向端口設計
……
第4章 時序邏輯電路設計
第5章 數字系統的驗證
第6章 數字系統設計實踐
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FPGA/CPLD應用技術(Verilog語言版)(第2版) 作者簡介
王靜霞，女，碩士，副教授，高級技師。高級考評員，中國電子學會高級會員。深圳職業技術學院電子與通信工程學院骨干教師，1994年畢業后長期擔任單片機應用技術、微機原理、數字系統設計技術等課程的教學和科研工作；2001年在深圳市所羅門慶成集成電路有限公司完成“超聲波汽車倒泊防撞報警器”項目的開發設計與研究：2002年完成教育部課題《微型計算機原理及應用》新世紀網絡課程建設項目：2005年在美國博伊西州立大學電子系擔任訪問學者一年，參與美國FAA（聯邦航空管理局）“Center of Excellence for Airliner Cabin Environment Research（ACER）”項目研究；2012年主持完成單片機國家精品資源共享課建設項目；自2006年至今主持完成學校資助科研項目、企業委托開發項目和教學研究項目多項：先后榮獲第10屆中國國際高新技術成果交易會優秀產品獎和優秀項目推廣獎、教育部“全國普通高校優秀教材”二等獎、“全國優秀職教文章”三等獎、教育部精品教材、中國電子教育學會優秀教材，以及各類教學研究獎30多項，撰寫著作7本，發表科研論文10篇。
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