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多核處理器設(shè)計優(yōu)化——低功耗、高可靠、易測試 版權(quán)信息
- ISBN：9787030671479
- 條形碼：9787030671479 ; 978-7-03-067147-9
- 裝幀：一般膠版紙
- 冊數(shù)：暫無
- 重量：暫無
- 所屬分類：>
多核處理器設(shè)計優(yōu)化——低功耗、高可靠、易測試 內(nèi)容簡介
在集成電路產(chǎn)業(yè)蓬勃發(fā)展的今天，多核處理器已經(jīng)成為個人電腦，手持設(shè)備甚至數(shù)據(jù)中心中承載計算任務(wù)的主要單元。隨著摩爾定律的逐步失效以及芯片工藝集成度的不斷提高，多核處理器的核數(shù)也在不斷增長，但與此同時，也面臨"暗硅"、"利用率墻"等瓶頸問題。究其原因，是以晶體管為基本元件的集成電路所消耗的功耗也在隨著工藝提升而不斷增大。因此，多種針對多核處理器的低功耗技術(shù)也不斷涌現(xiàn)，并成為學(xué)術(shù)界以及工業(yè)界關(guān)注的熱點問題。業(yè)界的學(xué)者和科研人員，都在力求保持處理器性能的同時，大幅降低功耗，作為提升處理器能效的主要手段。本書詳細(xì)講述了多核處理器的低功耗設(shè)計技術(shù)，包括處理器核，片上互連網(wǎng)絡(luò)，內(nèi)存系統(tǒng)三大主要功能單元的低功耗設(shè)計技術(shù)。在處理器核方面，主要闡述了核級功耗的建模與評估方法，為進(jìn)行準(zhǔn)確的功耗管理提供依據(jù)；并針對處理器核數(shù)目不斷增多這一趨勢，闡述了功耗自治管理方法。在片上網(wǎng)絡(luò)方面，介紹了片上網(wǎng)絡(luò)的體系結(jié)構(gòu)，核心性能評價指標(biāo)，以及針對它的功耗管理方法。在內(nèi)存系統(tǒng)方面，介紹了靜態(tài)與動態(tài)功耗優(yōu)化方法以及可靠性設(shè)計技術(shù)。此外，還針對近年來備受關(guān)注的三維集成電路，以及基于多核處理器搭建的數(shù)據(jù)中心系統(tǒng)講述了低功耗設(shè)計方法。本書是作者多年科研成果的結(jié)晶，涵蓋了多核處理器所有功能部件的低功耗設(shè)計技術(shù)，也針對學(xué)術(shù)界和工業(yè)界關(guān)注的近期新熱點問題，詳細(xì)講述了低功耗設(shè)計的解決方案，也是國內(nèi)搶先發(fā)售針對這一熱點問題的專著，對集成電路特別是多核處理器體系結(jié)構(gòu)設(shè)計具有重大意義和參考價值。
多核處理器設(shè)計優(yōu)化——低功耗、高可靠、易測試 目錄
目錄
FOREWORD
前言
第1章 緒論 1
1.1 多核處理器體系結(jié)構(gòu)簡介 1
1.1.1 多核處理器 1
1.1.2 多核處理器的片上互連網(wǎng)絡(luò) 2
1.1.3 多核處理器的內(nèi)存系統(tǒng) 5
1.2 多核處理器體系結(jié)構(gòu)設(shè)計的關(guān)鍵問題 8
1.2.1 功耗與熱能問題 8
1.2.2 高可靠設(shè)計問題 12
1.3 本書章節(jié)組織結(jié)構(gòu) 18
參考文獻(xiàn) 22
第2章 處理器核的低功耗設(shè)計 26
2.1 功耗管理方法概述 26
2.1.1 功耗管理的硬件支持 27
2.1.2 面向性能優(yōu)化的功耗管理 29
2.1.3 面向熱能安全的功耗管理 31
2.2 多核處理器的熱能功耗容量預(yù)測 33
2.2.1 線程策略對熱能功耗容量的影響 34
2.2.2 初始溫度對熱能功耗容量的影響 36
2.3 面向熱能約束和性能優(yōu)化的功耗管理 37
2.3.1 靜態(tài)因子測量 37
2.3.2 熱能功耗管理 38
2.4 實驗環(huán)境搭建及結(jié)果分析 38
2.4.1 避免過熱效應(yīng) 40
2.4.2 安全提高頻率 41
2.5 本章小結(jié) 42
參考文獻(xiàn) 43
第3章 處理器核的高可靠設(shè)計 47
3.1 高可靠設(shè)計方法概述 47
3.1.1 影響電壓緊急高可靠設(shè)計的三個因素 47
3.1.2 電壓緊急的消除、避免和容忍技術(shù) 52
3.2 基于存儲級并行指令調(diào)度的電壓緊急消除 56
3.2.1 存取操作數(shù)指令隊列檢查機制 58
3.2.2 多線程預(yù)測器 60
3.2.3 指令調(diào)度方法 61
3.2.4 實驗環(huán)境搭建與結(jié)果分析 62
3.3 基于電壓特性線程調(diào)度的電壓緊急消除 69
3.3.1 電壓特性建模 71
3.3.2 線程調(diào)度方法 74
3.3.3 硬件設(shè)計 77
3.3.4 實驗環(huán)境搭建與結(jié)果分析 79
3.4 本章小結(jié) 85
參考文獻(xiàn) 85
第4章 片上互連網(wǎng)絡(luò)的低功耗設(shè)計 89
4.1 片上網(wǎng)絡(luò)體系結(jié)構(gòu)概述 89
4.2 片上網(wǎng)絡(luò)的功耗管理 91
4.2.1 功耗管理的核心問題 91
4.2.2 動態(tài)功耗管理 92
4.2.3 靜態(tài)功耗管理 94
4.3 基于穿梭片上網(wǎng)絡(luò)的節(jié)點級功耗管理方法 97
4.3.1 片上網(wǎng)絡(luò)數(shù)據(jù)流的時空異構(gòu)性 97
4.3.2 穿梭片上網(wǎng)絡(luò) 103
4.3.3 節(jié)點級功耗管理 107
4.3.4 實驗環(huán)境搭建與結(jié)果分析 109
4.4 本章小結(jié) 114
參考文獻(xiàn) 115
第5章 片上互連網(wǎng)絡(luò)的高可靠設(shè)計 117
5.1 互連線的串?dāng)_效應(yīng) 117
5.1.1 串?dāng)_問題的提出 117
5.1.2 串?dāng)_效應(yīng)的影響與故障模型 118
5.1.3 針對總線串?dāng)_效應(yīng)的容錯設(shè)計 120
5.2 片上網(wǎng)絡(luò)的存儲轉(zhuǎn)發(fā)特征 122
5.3 錯開信號跳變?nèi)萑檀當(dāng)_的理論推導(dǎo) 123
5.3.1 時延故障 123
5.3.2 尖峰故障 127
5.4 跳變時間調(diào)整的規(guī)則 130
5.4.1 潛在時延故障 130
5.4.2 潛在尖峰故障 131
5.5 時序分析與跳變時間調(diào)整系統(tǒng) 132
5.6 實驗環(huán)境搭建與結(jié)果分析 135
5.6.1 時延性能 136
5.6.2 面積開銷 140
5.6.3 功耗開銷 142
5.6.4 總體性能 143
5.7 本章小結(jié) 144
參考文獻(xiàn) 145
第6章 多核處理器內(nèi)存系統(tǒng)的低功耗設(shè)計 148
6.1 內(nèi)存系統(tǒng)低功耗技術(shù)概述 148
6.1.1 片上緩存與內(nèi)存控制器 149
6.1.2 動態(tài)功耗優(yōu)化 150
6.1.3 靜態(tài)功耗優(yōu)化 151
6.2 內(nèi)存系統(tǒng)互連能效優(yōu)化技術(shù) 153
6.2.1 高能效內(nèi)存系統(tǒng)新型互連技術(shù) 153
6.2.2 高能效片上緩存互連技術(shù) 157
6.3 基于硅激光互連的高能效內(nèi)存設(shè)計方法 159
6.3.1 硅激光互連技術(shù)概述 159
6.3.2 DRAM內(nèi)存訪問機理與特性分析 163
6.3.3 硅激光互連DRAM架構(gòu)設(shè)計 165
6.3.4 實驗評估 173
6.4 本章小結(jié) 179
參考文獻(xiàn) 180
第7章 多核處理器內(nèi)存系統(tǒng)的高可靠設(shè)計 183
7.1 多核處理器內(nèi)存系統(tǒng)高可靠設(shè)計技術(shù)概述 183
7.1.1 電路級的緩存容錯技術(shù) 184
7.1.2 體系結(jié)構(gòu)級緩存容錯技術(shù) 185
7.2 多核處理器NUCA節(jié)點故障模型 188
7.2.1 術(shù)語介紹 190
7.2.2 末級緩存架構(gòu) 190
7.2.3 地址黑洞模型 191
7.3 支持離線節(jié)點隔離的交叉跳躍映射技術(shù) 192
7.4 基于利用率的節(jié)點重映射技術(shù) 194
7.4.1 基于棧距離的利用率度量方法 195
7.4.2 針對節(jié)點重映射的棧距離分析模型 196
7.4.3 節(jié)點重映射問題形式化以及求解 197
7.5 節(jié)點重映射的實現(xiàn) 200
7.5.1 棧距離分析與重映射過程 200
7.5.2 可重構(gòu)路由器設(shè)計 201
7.6 實驗方案與結(jié)果 203
7.6.1 實驗環(huán)境與測試集 203
7.6.2 故障注入機理 204
7.6.3 實驗結(jié)果 205
7.7 本章小結(jié) 213
參考文獻(xiàn) 214
第8章 三維堆疊多核處理器的低功耗設(shè)計 216
8.1 三維堆疊多核處理器體系結(jié)構(gòu)概述 216
8.1.1 三維集成技術(shù)與TSV制造 216
8.1.2 三維片上網(wǎng)絡(luò) 217
8.2 高TSV利用率的三維堆疊片上網(wǎng)絡(luò)設(shè)計 218
8.2.1 TSV共享方法的基本架構(gòu) 218
8.2.2 三維路由器設(shè)計與實現(xiàn) 222
8.2.3 TSV共享邏輯對物理設(shè)計的影響 224
8.2.4 路由算法設(shè)計 225
8.2.5 TSV共享的全局配置 225
8.2.6 采用GSA進(jìn)行異構(gòu)共享拓?fù)涞脑O(shè)計空間探索 226
8.3 實驗評估 228
8.4 本章小結(jié) 239
參考文獻(xiàn) 240
第9章 三維堆疊多核處理器的高可靠設(shè)計 242
9.1 三維堆疊處理器的高可靠設(shè)計概述 242
9.1.1 三維堆疊供電網(wǎng)絡(luò) 242
9.1.2 三維堆疊處理器的電壓緊急分布特性 243
9.2 軟硬件協(xié)同的三維堆疊處理器電壓緊急高可靠設(shè)計 246
9.2.1 分層隔離的故障避免電路設(shè)計 246
9.2.2 緊急線程優(yōu)先的線程調(diào)度方法 248
9.3 實驗環(huán)境搭建與結(jié)果分析 249
9.3.1 電壓緊急減少 250
9.3.2 工作頻率提升 251
9.4 本章小結(jié) 251
參考文獻(xiàn) 252
第10章 多核處理器可測試性設(shè)計 254
10.1 多核處理器可測試性設(shè)計概述 255
10.1.1 邏輯電路可測試性設(shè)計體系結(jié)構(gòu) 255
10.1.2 邏輯電路可測試性設(shè)計技術(shù) 260
10.2 DPU_m芯片邏輯電路可測試性設(shè)計 266
10.2.1 芯片模塊級掃描結(jié)構(gòu)設(shè)計 267
10.2.2 芯片頂層測試結(jié)構(gòu) 274
10.2.3 片上時鐘控制 279
10.2.4 芯片測試向量生成流程 282
10.2.5 實驗結(jié)果與分析 286
10.3 DPU_m芯片片上存儲器的內(nèi)建自測試設(shè)計 287
10.3.1 片上存儲器測試 287
10.3.2 存儲器內(nèi)建自測試的工具 291
10.3.3 存儲器內(nèi)建自測試頂層設(shè)計 296
10.3.4 實驗結(jié)果與分析 300
10.4 本章小結(jié) 301
參考文獻(xiàn) 302
第11章 基于異構(gòu)多核處理器的數(shù)據(jù)中心TCO優(yōu)化 305
11.1 異構(gòu)多核處理器能效建模方法概述 305
11.1.1 異構(gòu)系統(tǒng)概述 306
11.1.2 能效建模及其重要性 307
11.1.3 資源管理 310
11.2 異構(gòu)多核處理器性能模型 311
11.2.1 協(xié)同橫向擴展和垂直擴展的性能建模 313
11.2.2 模型實現(xiàn)與性能優(yōu)化 315
11.2.3 實驗環(huán)境搭建與結(jié)果分析 317
11.3 異構(gòu)多核處理器能效優(yōu)化策略 322
11.3.1 異構(gòu)多核處理器能效建模 322
11.3.2 異構(gòu)多核處理器能效優(yōu)化 324
11.3.3 實驗環(huán)境搭建與結(jié)果分析 326
11.4 異構(gòu)數(shù)據(jù)中心系統(tǒng)的TCO優(yōu)化 328
11.4.1 數(shù)據(jù)中心系統(tǒng)概述 328
11.4.2 基于解析的數(shù)據(jù)中心更新框架 329
11.4.3 成本效益評估——功耗與性能 335
11.5 本章小結(jié) 339
參考文獻(xiàn) 341
第12章 總結(jié)與展望 345
12.1 全書內(nèi)容總結(jié) 345
12.2 新興技術(shù)展望 349
12.2.1 “存算一體”計算架構(gòu) 351
12.2.2 領(lǐng)域定制處理器 352
參考文獻(xiàn) 353
索引 356
FOREWORD
前言
第1章 緒論 1
1.1 多核處理器體系結(jié)構(gòu)簡介 1
1.1.1 多核處理器 1
1.1.2 多核處理器的片上互連網(wǎng)絡(luò) 2
1.1.3 多核處理器的內(nèi)存系統(tǒng) 5
1.2 多核處理器體系結(jié)構(gòu)設(shè)計的關(guān)鍵問題 8
1.2.1 功耗與熱能問題 8
1.2.2 高可靠設(shè)計問題 12
1.3 本書章節(jié)組織結(jié)構(gòu) 18
參考文獻(xiàn) 22
第2章 處理器核的低功耗設(shè)計 26
2.1 功耗管理方法概述 26
2.1.1 功耗管理的硬件支持 27
2.1.2 面向性能優(yōu)化的功耗管理 29
2.1.3 面向熱能安全的功耗管理 31
2.2 多核處理器的熱能功耗容量預(yù)測 33
2.2.1 線程策略對熱能功耗容量的影響 34
2.2.2 初始溫度對熱能功耗容量的影響 36
2.3 面向熱能約束和性能優(yōu)化的功耗管理 37
2.3.1 靜態(tài)因子測量 37
2.3.2 熱能功耗管理 38
2.4 實驗環(huán)境搭建及結(jié)果分析 38
2.4.1 避免過熱效應(yīng) 40
2.4.2 安全提高頻率 41
2.5 本章小結(jié) 42
參考文獻(xiàn) 43
第3章 處理器核的高可靠設(shè)計 47
3.1 高可靠設(shè)計方法概述 47
3.1.1 影響電壓緊急高可靠設(shè)計的三個因素 47
3.1.2 電壓緊急的消除、避免和容忍技術(shù) 52
3.2 基于存儲級并行指令調(diào)度的電壓緊急消除 56
3.2.1 存取操作數(shù)指令隊列檢查機制 58
3.2.2 多線程預(yù)測器 60
3.2.3 指令調(diào)度方法 61
3.2.4 實驗環(huán)境搭建與結(jié)果分析 62
3.3 基于電壓特性線程調(diào)度的電壓緊急消除 69
3.3.1 電壓特性建模 71
3.3.2 線程調(diào)度方法 74
3.3.3 硬件設(shè)計 77
3.3.4 實驗環(huán)境搭建與結(jié)果分析 79
3.4 本章小結(jié) 85
參考文獻(xiàn) 85
第4章 片上互連網(wǎng)絡(luò)的低功耗設(shè)計 89
4.1 片上網(wǎng)絡(luò)體系結(jié)構(gòu)概述 89
4.2 片上網(wǎng)絡(luò)的功耗管理 91
4.2.1 功耗管理的核心問題 91
4.2.2 動態(tài)功耗管理 92
4.2.3 靜態(tài)功耗管理 94
4.3 基于穿梭片上網(wǎng)絡(luò)的節(jié)點級功耗管理方法 97
4.3.1 片上網(wǎng)絡(luò)數(shù)據(jù)流的時空異構(gòu)性 97
4.3.2 穿梭片上網(wǎng)絡(luò) 103
4.3.3 節(jié)點級功耗管理 107
4.3.4 實驗環(huán)境搭建與結(jié)果分析 109
4.4 本章小結(jié) 114
參考文獻(xiàn) 115
第5章 片上互連網(wǎng)絡(luò)的高可靠設(shè)計 117
5.1 互連線的串?dāng)_效應(yīng) 117
5.1.1 串?dāng)_問題的提出 117
5.1.2 串?dāng)_效應(yīng)的影響與故障模型 118
5.1.3 針對總線串?dāng)_效應(yīng)的容錯設(shè)計 120
5.2 片上網(wǎng)絡(luò)的存儲轉(zhuǎn)發(fā)特征 122
5.3 錯開信號跳變?nèi)萑檀當(dāng)_的理論推導(dǎo) 123
5.3.1 時延故障 123
5.3.2 尖峰故障 127
5.4 跳變時間調(diào)整的規(guī)則 130
5.4.1 潛在時延故障 130
5.4.2 潛在尖峰故障 131
5.5 時序分析與跳變時間調(diào)整系統(tǒng) 132
5.6 實驗環(huán)境搭建與結(jié)果分析 135
5.6.1 時延性能 136
5.6.2 面積開銷 140
5.6.3 功耗開銷 142
5.6.4 總體性能 143
5.7 本章小結(jié) 144
參考文獻(xiàn) 145
第6章 多核處理器內(nèi)存系統(tǒng)的低功耗設(shè)計 148
6.1 內(nèi)存系統(tǒng)低功耗技術(shù)概述 148
6.1.1 片上緩存與內(nèi)存控制器 149
6.1.2 動態(tài)功耗優(yōu)化 150
6.1.3 靜態(tài)功耗優(yōu)化 151
6.2 內(nèi)存系統(tǒng)互連能效優(yōu)化技術(shù) 153
6.2.1 高能效內(nèi)存系統(tǒng)新型互連技術(shù) 153
6.2.2 高能效片上緩存互連技術(shù) 157
6.3 基于硅激光互連的高能效內(nèi)存設(shè)計方法 159
6.3.1 硅激光互連技術(shù)概述 159
6.3.2 DRAM內(nèi)存訪問機理與特性分析 163
6.3.3 硅激光互連DRAM架構(gòu)設(shè)計 165
6.3.4 實驗評估 173
6.4 本章小結(jié) 179
參考文獻(xiàn) 180
第7章 多核處理器內(nèi)存系統(tǒng)的高可靠設(shè)計 183
7.1 多核處理器內(nèi)存系統(tǒng)高可靠設(shè)計技術(shù)概述 183
7.1.1 電路級的緩存容錯技術(shù) 184
7.1.2 體系結(jié)構(gòu)級緩存容錯技術(shù) 185
7.2 多核處理器NUCA節(jié)點故障模型 188
7.2.1 術(shù)語介紹 190
7.2.2 末級緩存架構(gòu) 190
7.2.3 地址黑洞模型 191
7.3 支持離線節(jié)點隔離的交叉跳躍映射技術(shù) 192
7.4 基于利用率的節(jié)點重映射技術(shù) 194
7.4.1 基于棧距離的利用率度量方法 195
7.4.2 針對節(jié)點重映射的棧距離分析模型 196
7.4.3 節(jié)點重映射問題形式化以及求解 197
7.5 節(jié)點重映射的實現(xiàn) 200
7.5.1 棧距離分析與重映射過程 200
7.5.2 可重構(gòu)路由器設(shè)計 201
7.6 實驗方案與結(jié)果 203
7.6.1 實驗環(huán)境與測試集 203
7.6.2 故障注入機理 204
7.6.3 實驗結(jié)果 205
7.7 本章小結(jié) 213
參考文獻(xiàn) 214
第8章 三維堆疊多核處理器的低功耗設(shè)計 216
8.1 三維堆疊多核處理器體系結(jié)構(gòu)概述 216
8.1.1 三維集成技術(shù)與TSV制造 216
8.1.2 三維片上網(wǎng)絡(luò) 217
8.2 高TSV利用率的三維堆疊片上網(wǎng)絡(luò)設(shè)計 218
8.2.1 TSV共享方法的基本架構(gòu) 218
8.2.2 三維路由器設(shè)計與實現(xiàn) 222
8.2.3 TSV共享邏輯對物理設(shè)計的影響 224
8.2.4 路由算法設(shè)計 225
8.2.5 TSV共享的全局配置 225
8.2.6 采用GSA進(jìn)行異構(gòu)共享拓?fù)涞脑O(shè)計空間探索 226
8.3 實驗評估 228
8.4 本章小結(jié) 239
參考文獻(xiàn) 240
第9章 三維堆疊多核處理器的高可靠設(shè)計 242
9.1 三維堆疊處理器的高可靠設(shè)計概述 242
9.1.1 三維堆疊供電網(wǎng)絡(luò) 242
9.1.2 三維堆疊處理器的電壓緊急分布特性 243
9.2 軟硬件協(xié)同的三維堆疊處理器電壓緊急高可靠設(shè)計 246
9.2.1 分層隔離的故障避免電路設(shè)計 246
9.2.2 緊急線程優(yōu)先的線程調(diào)度方法 248
9.3 實驗環(huán)境搭建與結(jié)果分析 249
9.3.1 電壓緊急減少 250
9.3.2 工作頻率提升 251
9.4 本章小結(jié) 251
參考文獻(xiàn) 252
第10章 多核處理器可測試性設(shè)計 254
10.1 多核處理器可測試性設(shè)計概述 255
10.1.1 邏輯電路可測試性設(shè)計體系結(jié)構(gòu) 255
10.1.2 邏輯電路可測試性設(shè)計技術(shù) 260
10.2 DPU_m芯片邏輯電路可測試性設(shè)計 266
10.2.1 芯片模塊級掃描結(jié)構(gòu)設(shè)計 267
10.2.2 芯片頂層測試結(jié)構(gòu) 274
10.2.3 片上時鐘控制 279
10.2.4 芯片測試向量生成流程 282
10.2.5 實驗結(jié)果與分析 286
10.3 DPU_m芯片片上存儲器的內(nèi)建自測試設(shè)計 287
10.3.1 片上存儲器測試 287
10.3.2 存儲器內(nèi)建自測試的工具 291
10.3.3 存儲器內(nèi)建自測試頂層設(shè)計 296
10.3.4 實驗結(jié)果與分析 300
10.4 本章小結(jié) 301
參考文獻(xiàn) 302
第11章 基于異構(gòu)多核處理器的數(shù)據(jù)中心TCO優(yōu)化 305
11.1 異構(gòu)多核處理器能效建模方法概述 305
11.1.1 異構(gòu)系統(tǒng)概述 306
11.1.2 能效建模及其重要性 307
11.1.3 資源管理 310
11.2 異構(gòu)多核處理器性能模型 311
11.2.1 協(xié)同橫向擴展和垂直擴展的性能建模 313
11.2.2 模型實現(xiàn)與性能優(yōu)化 315
11.2.3 實驗環(huán)境搭建與結(jié)果分析 317
11.3 異構(gòu)多核處理器能效優(yōu)化策略 322
11.3.1 異構(gòu)多核處理器能效建模 322
11.3.2 異構(gòu)多核處理器能效優(yōu)化 324
11.3.3 實驗環(huán)境搭建與結(jié)果分析 326
11.4 異構(gòu)數(shù)據(jù)中心系統(tǒng)的TCO優(yōu)化 328
11.4.1 數(shù)據(jù)中心系統(tǒng)概述 328
11.4.2 基于解析的數(shù)據(jù)中心更新框架 329
11.4.3 成本效益評估——功耗與性能 335
11.5 本章小結(jié) 339
參考文獻(xiàn) 341
第12章 總結(jié)與展望 345
12.1 全書內(nèi)容總結(jié) 345
12.2 新興技術(shù)展望 349
12.2.1 “存算一體”計算架構(gòu) 351
12.2.2 領(lǐng)域定制處理器 352
參考文獻(xiàn) 353
索引 356
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多核處理器設(shè)計優(yōu)化——低功耗、高可靠、易測試 節(jié)選
第1章 緒論 1.1 多核處理器體系結(jié)構(gòu)簡介 1.1.1 多核處理器 隨著微電子工藝技術(shù)沿摩爾定律不斷發(fā)展，當(dāng)今集成電路制作工藝使處理器芯片集成的晶體管越來越多，晶體管尺寸越來越小，同時處理器的時鐘頻率也在不斷提升。通過采用更高的時鐘頻率，處理器流水線延遲被有效縮短，這提高了指令的執(zhí)行速度，從而提高處理器每周期完成指令數(shù)(instruction per cycle，IPC)，進(jìn)而獲得系統(tǒng)性能的提升。工藝線寬進(jìn)入深亞微米時代后，處理器頻率的增長到達(dá)了一個瓶頸，這使得處理器設(shè)計者需要重新審視通過提升時鐘頻率來提高指令執(zhí)行速度的傳統(tǒng)思路，單核體系結(jié)構(gòu)的發(fā)展可以通過開發(fā)指令并行度(instruction-level parallelism，ILP)推動處理器性能整體增長，而不依賴工藝更新，例如超標(biāo)量、亂序發(fā)射和猜測執(zhí)行等技術(shù)的提出一度緩解了處理器性能增長需求的壓力。指令級并行度本身受限于數(shù)據(jù)依賴、控制依賴以及數(shù)據(jù)總線帶寬，發(fā)展逐漸遇到瓶頸，無法從發(fā)射寬度、流水線數(shù)目的提升中獲得較大的性能增長空間。 相比較于傳統(tǒng)的并行處理技術(shù)，當(dāng)前先進(jìn)的半導(dǎo)體制造工藝已經(jīng)允許在一個芯片上集成眾多處理器核，這一處理器設(shè)計架構(gòu)即為多核處理器(multi-core processor)。該架構(gòu)的發(fā)展使得開發(fā)更粗粒度的并行機制如線程級并行(thread level parallelism，TLP)成為可能，并且該架構(gòu)具備良好的可擴展性，可滿足不同應(yīng)用的需求。 根據(jù)處理器核的選取方式，多核處理器可以分為“同構(gòu)多核處理器”和“異構(gòu)多核處理器”兩種，同構(gòu)多核處理器在一塊芯片中集成了多個相同架構(gòu)與設(shè)計參數(shù)的處理器核，獲得對稱的性能，一項任務(wù)可以任意分配給某個核處理，有很好的易用性與性能可預(yù)測性，但缺點是不能很好地適應(yīng)各類應(yīng)用的特性需求。大多數(shù)商用通用處理器采用了同構(gòu)多核的組織形式，如IBM公司的Power4服務(wù)器處理器，集成了兩個共享二級緩存的處理器核。Tilera公司推出的TILE64[1]，集成了64個支持MIPS指令集的處理器核，構(gòu)成8×8的處理器陣列。Sun公司的Niagara T2[2]以及傳統(tǒng)的通用處理器公司Intel與AMD所推出的Xeon、Core Duo、Core i3/i5/i7、Opteron、Athlon、Bulldozer、Bobcat、Phenom等處理器系列都采用同構(gòu)的組織形式。 相比同構(gòu)多核處理器，異構(gòu)多核處理器通過集成不同結(jié)構(gòu)的處理器核心來提升運算效率，這是由于異構(gòu)多核處理器能夠滿足不同特性任務(wù)的需求，從而可以合理劃分與調(diào)度任務(wù)達(dá)到發(fā)揮不同類型處理器核的專用特點。典型的異構(gòu)多核處理器有IBM公司、SONY公司和TOSHIBA公司聯(lián)合開發(fā)的Cell BE處理器，該處理器集成了Power通用處理器以及多個計算處理器核SPE，擁有很好的性能功耗比[3]。 自1989年Intel公司預(yù)測多核處理器將在21世紀(jì)之初成為通用計算機市場主流以來，處理器核的規(guī)模也在不斷增長，2000年之初IBM公司推出的**款商用雙核處理器Power4，Intel公司隨后推出了雙核處理器“酷睿”(Core)，AMD公司也推出的四核處理器AMD Phenom II-X4。隨著云計算和數(shù)據(jù)中心應(yīng)用的發(fā)展，處理器逐漸發(fā)展到15核(Intel Xeon E7-V2)、48核(Intel SCC)甚至64核(Tilera TILE64)，而且多核處理器被運用到多個應(yīng)用領(lǐng)域，嵌入式平臺、消費電子以及移動平臺也逐漸采用多核處理器，如高通公司的snapdragon系列處理器。幾種商用同構(gòu)多核處理器如圖1-1所示。核數(shù)目的增長，一方面使得處理器計算能力與吞吐量得到不斷提升，另一方面給計算機系統(tǒng)的數(shù)據(jù)供應(yīng)能力和互連帶來了嚴(yán)峻挑戰(zhàn)。 圖1.1 幾種商用同構(gòu)多核處理器 1.1.2 多核處理器的片上互連網(wǎng)絡(luò) 根據(jù)集成的核數(shù)不同，多核處理器可以分為“總線式/交叉開關(guān)互連式”，以及“片上網(wǎng)絡(luò)(networks-on-chip，NoC)互連式”兩大類。由于集成的處理器核數(shù)量較少，*初的多核處理器典型特點為總線和交叉開關(guān)互連，每個核的功能較為強大，類似于傳統(tǒng)的單核處理器，總線被不同的處理器核交替使用，達(dá)到訪問共享存儲器的目的。每個處理器通過總線廣播的方式發(fā)送消息，也通過總線偵聽來接收其他處理器發(fā)來的消息，這種存儲訪問結(jié)構(gòu)自然支持了內(nèi)存空間在各個處理器核之間的共享以及基于總線偵聽的緩存一致性協(xié)議。這種方法設(shè)計簡單，可以重用復(fù)雜的處理器設(shè)計，并且借用板級總線設(shè)計協(xié)議，是多核處理器發(fā)展初級階段的主流互連方式，例如Intel公司的**代四核處理器Core-2-Q6600由兩顆E6600雙核處理器封裝在一起而成，再如Sun公司在2007年推出的八核處理器Niagara 2，其互連方式為交叉開關(guān)式互連。 總線式互連的劣勢來自于總線或交叉開關(guān)本身帶來的性能瓶頸，這個瓶頸可以體現(xiàn)在系統(tǒng)性能和功耗兩個方面。從性能上來說，總線或交叉開關(guān)仍舊依賴全局金屬互連線，其性能無法隨著半導(dǎo)體技術(shù)的提高而進(jìn)步，這種全局性的互連要求所有的通信均須先匯集到總線上然后再發(fā)送出去，電信號需要給長達(dá)整個處理器硅片邊長的金屬線充電。由于電阻電容較大，充電時間很長，信號延遲很大。從吞吐率上來說，信號傳輸需要經(jīng)過整個總線或交換開關(guān)，其帶寬是無法適應(yīng)處理器核數(shù)量的快速增長的。在功耗方面，無論是多核的總線還是交換開關(guān)，其功耗均不可擴展，這種劣勢決定了基于總線的互連結(jié)構(gòu)無法支持多核處理器對互連帶寬的迫切需求，也促使處理器設(shè)計者放棄這種簡單的結(jié)構(gòu)而謀求更為復(fù)雜且可擴展性好的片上互連方式。 為了改變這種傳統(tǒng)的互連方式，人們提出了使用NoC的方法。此方法使處理器的諸多核可以通過分布式的通信方式相互溝通，從而避免了集中的互連設(shè)計帶來的系統(tǒng)性能瓶頸以及較大的功耗開銷。**個采用片上網(wǎng)絡(luò)來連接處理器核的設(shè)計是2002年麻省理工學(xué)院研制的RAW處理器。該處理器也是隨后Tilera公司TILE系列商用處理器的原型。 多核處理器通常由多個“瓦片”(tile)組成，也稱為瓦片式多核處理器(tile- organized multi-core)。以Intel公司的SCC(single-chip cloud computer)[4]為例，每個瓦片由三部分功能硬件組成，如圖1.2所示：處理器核(core)與私有高速緩存(通常稱為L1緩存)，*后一級高速緩存(通常稱為L2緩存)以及片上路由器(router)。tile之間通過兩個片上路由器之間的傳輸鏈路(link)實現(xiàn)互連互通，所有片上路由器與傳輸鏈路組成了NoC。NoC借鑒了分布式計算系統(tǒng)的通信方式，用路由和分組交換技術(shù)取代傳統(tǒng)總線，實現(xiàn)處理器核與片上存儲的連接，NoC采用包交換的形式，使得每個計算/存儲節(jié)點通過雙線通道連接到相鄰的節(jié)點，訪存請求或訪存數(shù)據(jù)被打包后，根據(jù)特定的路由算法，被路由器送往相應(yīng)節(jié)點的L2緩存、內(nèi)存控制器或L1緩存。 圖1.2 Intel公司的SCC片上網(wǎng)絡(luò)[4] 節(jié)點與節(jié)點的連接方式?jīng)Q定了片上網(wǎng)絡(luò)的拓?fù)洌煌耐負(fù)溥B接方式往往適合不同類型的數(shù)據(jù)交換，常用的規(guī)整拓?fù)溆芯W(wǎng)格(Mesh)結(jié)構(gòu)、環(huán)狀體(Torus)結(jié)構(gòu)、蝶形(Butterfly)結(jié)構(gòu)、C-Mesh結(jié)構(gòu)等。為了方便布局布線，商用多核處理器的NoC一般采用較為簡單的拓?fù)浣Y(jié)構(gòu)，如圖1.2的SCC采用Mesh結(jié)構(gòu)互連，其特點是金屬層布局布線簡單，便于規(guī)避死鎖并具有良好的可擴展性，因此也為國內(nèi)外研究中較為常見的一種拓?fù)浣Y(jié)構(gòu)。 多核處理器運行的應(yīng)用朝多樣化發(fā)展，互連方式也隨之革新，尤其在云計算日益發(fā)展的情況下，數(shù)據(jù)中心中的一些云應(yīng)用(例如流媒體，數(shù)據(jù)分析、挖掘，MapReduce?等)對多核處理器的體系結(jié)構(gòu)有了新的需求。云應(yīng)用的指令跨度大，數(shù)據(jù)相關(guān)性小，**級高速緩存往往無法容下應(yīng)用所需要的全部指令與操作數(shù)，造成**級高速緩存的缺失率很大。因此，有學(xué)者提出采用圖1.3所示的體系結(jié)構(gòu)，在傳統(tǒng)的總線式互連(圖1.3(a))以及瓦片式互連(圖1.3(b))的基礎(chǔ)上采用橫向擴展的方式(scale-out，圖1.3(c))，將原有的**級指令/數(shù)據(jù)緩存去掉，將一定數(shù)量的處理器核與*后一級高速緩存組織在一起(稱為一個pod)，片上網(wǎng)絡(luò)僅負(fù)責(zé)處理器核與*后一級高速緩存的數(shù)據(jù)通信。由于去掉了**級高速緩存，緩存一致性的數(shù)據(jù)流便不再在片上網(wǎng)絡(luò)中出現(xiàn)。每個pod運行獨立的操作系統(tǒng)，pod之間相互獨立，避免了應(yīng)用間的干擾提高了處理器的運行時性能。此外，這種體系結(jié)構(gòu)簡化了互連，減小了硅片的面積，從而降低了功耗。 再如圖1.4所示的多核處理器體系結(jié)構(gòu)，*后一級高速緩存用片上網(wǎng)絡(luò)互連，拓?fù)浣Y(jié)構(gòu)采用扁平蝶形(flattened butterfly)結(jié)構(gòu)，以提高訪存帶寬，從核到*后一級高速緩存采用單一路徑，也即只有從“核到高速緩存”以及從“高速緩存到每個處理器核”的路徑，路由器設(shè)計也簡化很多，減小了功耗開銷。 圖1.3 橫向擴展(scale-out)多核處理器體系結(jié)構(gòu)[5] 圖1.4 云計算處理器的片上互連[6] 近年來，研究人員試圖尋求新的NoC體系結(jié)構(gòu)來降低其日趨增大的功耗開銷，例如多NoC設(shè)計(multi-NoC)[7]，異構(gòu)NoC(hetero-NoC)[8， 9]、無輸入緩存的NoC(bufferless-NoC)[10]以及基于硅激光互連的NoC(optical-NoC)[11，12]等，此類互連網(wǎng)絡(luò)具備卓越的傳輸帶寬并減小了路由器的硬件開銷，大幅降低了NoC的功耗，因此得到很多處理器設(shè)計者的青睞，但是隨著處理器規(guī)模的不斷增大以及運行應(yīng)用的多樣化，數(shù)據(jù)流在片上網(wǎng)絡(luò)中的分布更加不可預(yù)測，其性能與功耗仍舊將是長期限制處理器整體能效的重要因素。 1.1.3 多核處理器的內(nèi)存系統(tǒng) 多核處理器面臨比單核時代更嚴(yán)重的訪存效率問題，需要更高效的多級存儲層次以及互連機構(gòu)作為數(shù)據(jù)存儲和搬運的介質(zhì)以滿足計算的數(shù)據(jù)帶寬需求，類似單核處理器的存儲層次，多核處理器同樣通過設(shè)置寄存器、緩存(cache)、主存三大主要層次，利用局部性來緩和處理器與存儲器之間的性能差距。由于多核處理器之間需要數(shù)據(jù)通信與同步，處理器核與各自私有的緩存之間，共有緩存之間、緩存與主存之間的通信都要通過片上以及片間的互連提供通道，所以整個存儲層次通過互連組織成了一個整體，也就是多核處理器的內(nèi)存系統(tǒng)。 多核處理器的緩存主要有兩種實現(xiàn)方式，一種是軟件控制的存儲結(jié)構(gòu)，也被稱為高速暫存存儲器，它可以通過程序顯示地進(jìn)行分配和訪問，可以由系統(tǒng)直接從主存讀入或?qū)懟兀咚贂捍娲鎯ζ髦械臄?shù)據(jù)是主存數(shù)據(jù)的一個子集副本，本身的數(shù)據(jù)一致性完全由軟件負(fù)責(zé)，大多數(shù)圖形處理單元(graphics processing unit， GPU)和專用應(yīng)用處理器(application specific instruction set processor， ASIP)中的片上緩存都屬于這一類。另外一種就是對系統(tǒng)透明的緩存，其被廣泛地應(yīng)用到通用處理器中。此種緩存完全由硬件管理其數(shù)據(jù)替換、插入以及數(shù)據(jù)一致性，大多數(shù)同構(gòu)片上多核通用處理器都采用此種緩存。多核處理器片上緩存通常分為多級，然后根據(jù)需要分為共享以及私有緩存。L1緩存通常為處理器私有，容量空間相對較小，如32KB或54KB。私有緩存只能被它所連接的處理器核所訪問，而共有緩存可以通過互連為多個不同處理器所訪問，這樣可以獲得較高的空間利用率，滿足不同程序的動態(tài)需求。但是由于程序之間存在爭用與干擾，共有緩存也會存在性能問題或公平性問題，這時候共有緩存需要有效的空間劃分方法或替換算法保障程序性能。共有緩存可以在不同緩存層次中實現(xiàn)，例如Sun公司設(shè)計的Rock處理器采用多核共享L1緩存的形式，滿足細(xì)粒度線程通信的需求。 常用的共有緩存一般位于末級緩存當(dāng)中，因此具有較大的空間，
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