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Xilinx Zynq-7000嵌入式系統設計與實現:基于ArmCortex-A9雙核處理器和Vivado的設計方法 版權信息
- ISBN：9787121374715
- 條形碼：9787121374715 ; 978-7-121-37471-5
- 裝幀：平裝-膠訂
- 冊數：暫無
- 重量：暫無
- 所屬分類：>>
Xilinx Zynq-7000嵌入式系統設計與實現:基于ArmCortex-A9雙核處理器和Vivado的設計方法 本書特色
本書是作者在已經出版的 《Xilinx Zynq-7000嵌入式系統設計與實現：基于ARM Cortex-A9雙核處理器和Vivado的設計方法》 一書的基礎上進行修訂而成的。 本書新修訂后內容增加到30章。修訂后，本書的一大特色就是加入了Arm架構及分類、使用PetaLinux工具在Zynq-7000 SoC上搭建Ubuntu操作系統，以及在Ubuntu操作系統環境下搭建Python語言開發環境，并使用Python語言開發應用程序的內容。本書修訂后。進一步降低了讀者學習Arm Cortex-A9嵌入式系統的門檻，并引入了在Zynq-7000 SoC上搭建Ubuntu操作系統的新方法。此外，將流行的Python語言引入到Arm嵌入式系統中，進一步拓寬了在Arm嵌入式系統上開發應用程序的方法。
Xilinx Zynq-7000嵌入式系統設計與實現:基于ArmCortex-A9雙核處理器和Vivado的設計方法 內容簡介
本書是作者在已經出版的 《Xilinx Zynq-7000嵌入式系統設計與實現：基于ARM Cortex-A9雙核處理器和Vivado的設計方法》 一書的基礎上進行修訂而成的。 本書新修訂后內容增加到30章。修訂后，本書的一大特色就是加入了Arm架構及分類、使用PetaLinux工具在Zynq-7000 SoC上搭建Ubuntu操作系統，以及在Ubuntu操作系統環境下搭建Python語言開發環境，并使用Python語言開發應用程序的內容。本書修訂后。進一步降低了讀者學習Arm Cortex-A9嵌入式系統的門檻，并引入了在Zynq-7000 SoC上搭建Ubuntu操作系統的新方法。此外，將流行的Python語言引入到Arm嵌入式系統中，進一步拓寬了在Arm嵌入式系統上開發應用程序的方法。
Xilinx Zynq-7000嵌入式系統設計與實現:基于ArmCortex-A9雙核處理器和Vivado的設計方法 目錄
目 錄
第 章 Zynq - 7000 SoC設計導論 1
1.1 全可編程片上系統基礎知識 1
1.1.1 全可編程片上系統的演進 1
1.1.2 SoC與MCU和CPU的比較 3
1.1.3 全可編程SoC誕生的背景 4
1.1.4 可編程SoC系統技術特點 5
1.1.5 全可編程片上系統中的處理器類型 5
1.2 Arm架構及分類 6
1.2.1 M - Profile 7
1.2.2 R - Profile 9
1.2.3 A - Profile 10
1.3 Zynq - 7000 SoC功能和結構 11
1.3.1 Zynq - 7000 SoC產品分類及資源 12
1.3.2 Zynq - 7000 SoC的功能 12
1.3.3 Zynq - 7000 SoC處理系統PS的構成 14
1.3.4 Zynq - 7000 SoC可編程邏輯PL的構成 19
1.3.5 Zynq - 7000 SoC內的互聯結構 20
1.3.6 Zynq - 7000 SoC的供電引腳 22
1.3.7 Zynq - 7000 SoC內MIO到EMIO的連接 23
1.3.8 Zynq - 7000 SoC內為PL分配的信號 28
1.4 Zynq - 7000 SoC在嵌入式系統中的優勢 30
1.4.1 使用PL實現軟件算法 30
1.4.2 降低功耗 32
1.4.3 實時減負 33
1.4.4 可重配置計算 34
第 章 AMBA規范 35
2.1 AMBA規范及發展 35
2.1.1 AMBA 1 36
2.1.2 AMBA 2 36
2.1.3 AMBA 3 36
2.1.4 AMBA 4 37
2.1.5 AMBA 5 38
2.2 AMBA APB規范 40
2.2.1 AMBA APB寫傳輸 40
2.2.2 AMBA APB讀傳輸 42
2.2.3 AMBA APB錯誤響應 43
2.2.4 操作狀態 44
2.2.5 AMBA 3 APB信號 44
2.3 AMBA AHB規范 45
2.3.1 AMBA AHB結構 45
2.3.2 AMBA AHB操作 46
2.3.3 AMBA AHB傳輸類型 48
2.3.4 AMBA AHB猝發操作 50
2.3.5 AMBA AHB傳輸控制信號 53
2.3.6 AMBA AHB地址譯碼 54
2.3.7 AMBA AHB從設備傳輸響應 55
2.3.8 AMBA AHB數據總線 58
2.3.9 AMBA AHB傳輸仲裁 59
2.3.10 AMBA AHB分割傳輸 64
2.3.11 AMBA AHB復位 67
2.3.12 關于AHB數據總線的位寬 67
2.3.13 AMBA AHB接口設備 68
2.4 AMBA AXI4規范 69
2.4.1 AMBA AXI4概述 69
2.4.2 AMBA AXI4功能 70
2.4.3 AMBA AXI4互聯結構 78
2.4.4 AXI4 - Lite功能 79
2.4.5 AXI4 - Stream功能 80
第 章 Zynq - 7000系統公共資源及特性 83
3.1 時鐘子系統 83
3.1.1 時鐘子系統架構 83
3.1.2 CPU時鐘域 84
3.1.3 時鐘編程實例 86
3.1.4 時鐘子系統內的生成電路結構 87
3.2 復位子系統 91
3.2.1 復位子系統結構和層次 92
3.2.2 復位流程 93
3.2.3 復位的結果 94
第 章 Zynq調試和測試子系統 95
4.1 JTAG和DAP子系統 95
4.1.1 JTAG和DAP子系統功能 97
4.1.2 JTAG和DAP子系統I/O信號 99
4.1.3 編程模型 99
4.1.4 Arm DAP控制器 101
4.1.5 跟蹤端口接口單元（TPIU） 102
4.1.6 Xilinx TAP控制器 102
4.2 CoreSight系統結構及功能 103
4.2.1 CoreSight結構概述 103
4.2.2 CoreSight系統功能 104
第 章 Cortex - A9處理器及指令集 107
5.1 應用處理單元概述 107
5.1.1 基本功能 107
5.1.2 系統級視圖 108
5.2 Cortex - A9處理器結構 110
5.2.1 處理器模式 111
5.2.2 寄存器 113
5.2.3 流水線 118
5.2.4 分支預測 118
5.2.5 指令和數據對齊 119
5.2.6 跟蹤和調試 121
5.3 Cortex - A9處理器指令集 122
5.3.1 指令集基礎 122
5.3.2 數據處理操作 125
5.3.3 存儲器指令 130
5.3.4 分支 131
5.3.5 飽和算術 133
5.3.6 雜項指令 134
第 章 Cortex - A9片上存儲器系統結構和功能 138
6.1 L1高速緩存 138
6.1.1 高速緩存背景 138
6.1.2 高速緩存的優勢和問題 139
6.1.3 存儲器層次 140
6.1.4 高速緩存結構 140
6.1.5 緩存策略 145
6.1.6 寫和取緩沖區 147
6.1.7 緩存性能和命中速度 147
6.1.8 無效和清除緩存 147
6.1.9 一致性點和統一性點 149
6.1.10 Zynq - 7000中Cortex - A9 L1高速緩存的特性 151
6.2 存儲器順序 153
6.2.1 普通、設備和強順序存儲器模型 154
6.2.2 存儲器屬性 155
6.2.3 存儲器屏障 155
6.3 存儲器管理單元 159
6.3.1 MMU功能描述 160
6.3.2 虛擬存儲器 161
6.3.3 轉換表 162
6.3.4 頁表入口域的描述 165
6.3.5 TLB構成 167
6.3.6 存儲器訪問順序 169
6.4 偵聽控制單元 170
6.4.1 地址過濾 171
6.4.2 SCU主設備端口 171
6.5 L2高速緩存 171
6.5.1 互斥L2 - L1高速緩存配置 173
6.5.2 高速緩存替換策略 174
6.5.3 高速緩存鎖定 174
6.5.4 使能/禁止L2高速緩存控制器 176
6.5.5 RAM訪問延遲控制 176
6.5.6 保存緩沖區操作 176
6.5.7 在Cortex - A9和L2控制器之間的優化 177
6.5.8 預取操作 178
6.5.9 編程模型 179
6.6 片上存儲器 180
6.6.1 片上存儲器概述 180
6.6.2 片上存儲器功能 181
6.7 系統地址分配 186
6.7.1 地址映射 186
6.7.2 系統總線主設備 188
6.7.3 I/O外設 188
6.7.4 SMC存儲器 188
6.7.5 SLCR寄存器 188
6.7.6 雜項PS寄存器 189
6.7.7 CPU私有寄存器 189
第 章 Zynq - 7000 SoC的Vivado基本設計流程 190
7.1 創建新的工程 190
7.2 使用IP集成器創建處理器系統 192
7.3 生成頂層HDL并導出設計到SDK 197
7.4 創建應用測試程序 199
7.5 設計驗證 202
7.5.1 驗證前的硬件平臺準備 202
7.5.2 設計驗證的具體實現 203
7.6 SDK調試工具的使用 205
7.6.1 打開前面的設計工程 205
7.6.2 導入工程到SDK 205
7.6.3 建立新的存儲器測試工程 205
7.6.4 運行存儲器測試工程 206
7.6.5 調試存儲器測試工程 207
7.7 SDK性能分析工具 209
第 章 Arm GPIO的原理和控制實現 213
8.1 GPIO模塊原理 213
8.1.1 GPIO接口及功能 214
8.1.2 GPIO編程流程 217
8.1.3 I/O接口 218
8.1.4 部分寄存器說明 218
8.1.5 底層讀/寫函數說明 220
8.1.6 GPIO的API函數說明 220
8.2 Vivado環境下MIO讀/寫控制的實現 221
8.2.1 調用底層讀/寫函數編寫GPIO應用程序 221
8.2.2 調用API函數編寫控制GPIO應用程序 224
8.3 Vivado環境下EMIO讀/寫控制的實現 226
8.3.1 調用底層讀/寫函數編寫GPIO應用程序 227
8.3.2 調用API函數編寫控制GPIO應用程序 232
第 章 Cortex - A9異常與中斷原理及實現 236
9.1 異常原理 236
9.1.1 異常類型 237
9.1.2 異常處理 241
9.1.3 其他異常句柄 242
9.1.4 Linux異常程序流 243
9.2 中斷原理 244
9.2.1 外部中斷請求 244
9.2.2 Zynq - 7000 SoC內的中斷環境 247
9.2.3 中斷控制器的功能 248
9.3 Vivado環境下中斷系統的實現 252
9.3.1 Cortex - A9處理器中斷及異常初始化流程 252
9.3.2 Cortex - A9 GPIO控制器初始化流程 252
9.3.3 導出硬件設計到SDK 253
9.3.4 創建新的應用工程 253
9.3.5 運行應用工程 256
第 章 Cortex - A9定時器原理及實現 257
10.1 定時器系統架構 257
10.1.1 CPU私有定時器和看門狗定時器 257
10.1.2 全局定時器/計數器 258
10.1.3 系統級看門狗定時器 259
10.1.4 3重定時器/計數器 261
10.1.5 I/O信號 264
10.2 Vivado環境下定時器的控制實現 264
10.2.1 打開前面的設計工程 265
10.2.2 創建SDK軟件工程 265
10.2.3 運行軟件應用工程 267
第 章 Cortex - A9 DMA控制器原理及實現 268
11.1 DMA控制器架構 268
11.2 DMA控制器功能 271
11.2.1 考慮AXI交易的因素 272
11.2.2 DMA管理器 273
11.2.3 多通道數據FIFO（MFIFO） 274
11.2.4 存儲器—存儲器交易 274
11.2.5 PL外設AXI交易 274
11.2.6 PL外設請求接口 275
11.2.7 PL外設長度管理 276
11.2.8 DMAC長度管理 277
11.2.9 事件和中斷 278
11.2.10 異常終止 278
11.2.11 安全性 280
11.2.12 IP配置選項 282
11.3 DMA控制器編程指南 282
11.3.1 啟動控制器 282
11.3.2 執行DMA傳輸 282
11.3.3 中斷服務例程 282
11.3.4 寄存器描述 283
11.4 DMA引擎編程指南 284
11.4.1 寫微代碼編程用于AXI交易的CCRx 284
11.4.2 存儲器到存儲器傳輸 284
11.4.3 PL外設DMA傳輸長度管理 287
11.4.4 使用一個事件重新啟動DMA通道 289
11.4.5 中斷一個處理器 289
11.4.6 指令集參考 290
11.5 編程限制 291
11.6 系統功能之控制器復位配置 292
11.7 I/O接口 293
11.7.1 AXI主接口 293
11.7.2 外設請求接口 293
11.8 Vivado環境下DMA傳輸的實現 294
11.8.1 DMA控制器初始化流程 295
11.8.2 中斷控制器初始化流程 295
11.8.3 中斷服務句柄處理流程 296
11.8.4 導出硬件設計到SDK 296
11.8.5 創建新的應用工程 297
11.8.6 運行軟件應用工程 303
第 章 Cortex - A9安全性擴展 305
12.1 TrustZone硬件架構 305
12.1.1 多核系統的安全性擴展 307
12.1.2 普通世界和安全世界的交互 307
12.2 Zynq - 7000 APU內的TrustZone 308
12.2.1 CPU安全過渡 309
12.2.2 CP15寄存器訪問控制 310
12.2.3 MMU安全性 310
12.2.4 L1緩存安全性 311
12.2.5 安全異常控制 311
12.2.6 CPU調試TrustZone訪問控制 311
12.2.7 SCU寄存器訪問控制 312
第 章 Zynq - 7000 SoC設計導論 1
1.1 全可編程片上系統基礎知識 1
1.1.1 全可編程片上系統的演進 1
1.1.2 SoC與MCU和CPU的比較 3
1.1.3 全可編程SoC誕生的背景 4
1.1.4 可編程SoC系統技術特點 5
1.1.5 全可編程片上系統中的處理器類型 5
1.2 Arm架構及分類 6
1.2.1 M - Profile 7
1.2.2 R - Profile 9
1.2.3 A - Profile 10
1.3 Zynq - 7000 SoC功能和結構 11
1.3.1 Zynq - 7000 SoC產品分類及資源 12
1.3.2 Zynq - 7000 SoC的功能 12
1.3.3 Zynq - 7000 SoC處理系統PS的構成 14
1.3.4 Zynq - 7000 SoC可編程邏輯PL的構成 19
1.3.5 Zynq - 7000 SoC內的互聯結構 20
1.3.6 Zynq - 7000 SoC的供電引腳 22
1.3.7 Zynq - 7000 SoC內MIO到EMIO的連接 23
1.3.8 Zynq - 7000 SoC內為PL分配的信號 28
1.4 Zynq - 7000 SoC在嵌入式系統中的優勢 30
1.4.1 使用PL實現軟件算法 30
1.4.2 降低功耗 32
1.4.3 實時減負 33
1.4.4 可重配置計算 34
第 章 AMBA規范 35
2.1 AMBA規范及發展 35
2.1.1 AMBA 1 36
2.1.2 AMBA 2 36
2.1.3 AMBA 3 36
2.1.4 AMBA 4 37
2.1.5 AMBA 5 38
2.2 AMBA APB規范 40
2.2.1 AMBA APB寫傳輸 40
2.2.2 AMBA APB讀傳輸 42
2.2.3 AMBA APB錯誤響應 43
2.2.4 操作狀態 44
2.2.5 AMBA 3 APB信號 44
2.3 AMBA AHB規范 45
2.3.1 AMBA AHB結構 45
2.3.2 AMBA AHB操作 46
2.3.3 AMBA AHB傳輸類型 48
2.3.4 AMBA AHB猝發操作 50
2.3.5 AMBA AHB傳輸控制信號 53
2.3.6 AMBA AHB地址譯碼 54
2.3.7 AMBA AHB從設備傳輸響應 55
2.3.8 AMBA AHB數據總線 58
2.3.9 AMBA AHB傳輸仲裁 59
2.3.10 AMBA AHB分割傳輸 64
2.3.11 AMBA AHB復位 67
2.3.12 關于AHB數據總線的位寬 67
2.3.13 AMBA AHB接口設備 68
2.4 AMBA AXI4規范 69
2.4.1 AMBA AXI4概述 69
2.4.2 AMBA AXI4功能 70
2.4.3 AMBA AXI4互聯結構 78
2.4.4 AXI4 - Lite功能 79
2.4.5 AXI4 - Stream功能 80
第 章 Zynq - 7000系統公共資源及特性 83
3.1 時鐘子系統 83
3.1.1 時鐘子系統架構 83
3.1.2 CPU時鐘域 84
3.1.3 時鐘編程實例 86
3.1.4 時鐘子系統內的生成電路結構 87
3.2 復位子系統 91
3.2.1 復位子系統結構和層次 92
3.2.2 復位流程 93
3.2.3 復位的結果 94
第 章 Zynq調試和測試子系統 95
4.1 JTAG和DAP子系統 95
4.1.1 JTAG和DAP子系統功能 97
4.1.2 JTAG和DAP子系統I/O信號 99
4.1.3 編程模型 99
4.1.4 Arm DAP控制器 101
4.1.5 跟蹤端口接口單元（TPIU） 102
4.1.6 Xilinx TAP控制器 102
4.2 CoreSight系統結構及功能 103
4.2.1 CoreSight結構概述 103
4.2.2 CoreSight系統功能 104
第 章 Cortex - A9處理器及指令集 107
5.1 應用處理單元概述 107
5.1.1 基本功能 107
5.1.2 系統級視圖 108
5.2 Cortex - A9處理器結構 110
5.2.1 處理器模式 111
5.2.2 寄存器 113
5.2.3 流水線 118
5.2.4 分支預測 118
5.2.5 指令和數據對齊 119
5.2.6 跟蹤和調試 121
5.3 Cortex - A9處理器指令集 122
5.3.1 指令集基礎 122
5.3.2 數據處理操作 125
5.3.3 存儲器指令 130
5.3.4 分支 131
5.3.5 飽和算術 133
5.3.6 雜項指令 134
第 章 Cortex - A9片上存儲器系統結構和功能 138
6.1 L1高速緩存 138
6.1.1 高速緩存背景 138
6.1.2 高速緩存的優勢和問題 139
6.1.3 存儲器層次 140
6.1.4 高速緩存結構 140
6.1.5 緩存策略 145
6.1.6 寫和取緩沖區 147
6.1.7 緩存性能和命中速度 147
6.1.8 無效和清除緩存 147
6.1.9 一致性點和統一性點 149
6.1.10 Zynq - 7000中Cortex - A9 L1高速緩存的特性 151
6.2 存儲器順序 153
6.2.1 普通、設備和強順序存儲器模型 154
6.2.2 存儲器屬性 155
6.2.3 存儲器屏障 155
6.3 存儲器管理單元 159
6.3.1 MMU功能描述 160
6.3.2 虛擬存儲器 161
6.3.3 轉換表 162
6.3.4 頁表入口域的描述 165
6.3.5 TLB構成 167
6.3.6 存儲器訪問順序 169
6.4 偵聽控制單元 170
6.4.1 地址過濾 171
6.4.2 SCU主設備端口 171
6.5 L2高速緩存 171
6.5.1 互斥L2 - L1高速緩存配置 173
6.5.2 高速緩存替換策略 174
6.5.3 高速緩存鎖定 174
6.5.4 使能/禁止L2高速緩存控制器 176
6.5.5 RAM訪問延遲控制 176
6.5.6 保存緩沖區操作 176
6.5.7 在Cortex - A9和L2控制器之間的優化 177
6.5.8 預取操作 178
6.5.9 編程模型 179
6.6 片上存儲器 180
6.6.1 片上存儲器概述 180
6.6.2 片上存儲器功能 181
6.7 系統地址分配 186
6.7.1 地址映射 186
6.7.2 系統總線主設備 188
6.7.3 I/O外設 188
6.7.4 SMC存儲器 188
6.7.5 SLCR寄存器 188
6.7.6 雜項PS寄存器 189
6.7.7 CPU私有寄存器 189
第 章 Zynq - 7000 SoC的Vivado基本設計流程 190
7.1 創建新的工程 190
7.2 使用IP集成器創建處理器系統 192
7.3 生成頂層HDL并導出設計到SDK 197
7.4 創建應用測試程序 199
7.5 設計驗證 202
7.5.1 驗證前的硬件平臺準備 202
7.5.2 設計驗證的具體實現 203
7.6 SDK調試工具的使用 205
7.6.1 打開前面的設計工程 205
7.6.2 導入工程到SDK 205
7.6.3 建立新的存儲器測試工程 205
7.6.4 運行存儲器測試工程 206
7.6.5 調試存儲器測試工程 207
7.7 SDK性能分析工具 209
第 章 Arm GPIO的原理和控制實現 213
8.1 GPIO模塊原理 213
8.1.1 GPIO接口及功能 214
8.1.2 GPIO編程流程 217
8.1.3 I/O接口 218
8.1.4 部分寄存器說明 218
8.1.5 底層讀/寫函數說明 220
8.1.6 GPIO的API函數說明 220
8.2 Vivado環境下MIO讀/寫控制的實現 221
8.2.1 調用底層讀/寫函數編寫GPIO應用程序 221
8.2.2 調用API函數編寫控制GPIO應用程序 224
8.3 Vivado環境下EMIO讀/寫控制的實現 226
8.3.1 調用底層讀/寫函數編寫GPIO應用程序 227
8.3.2 調用API函數編寫控制GPIO應用程序 232
第 章 Cortex - A9異常與中斷原理及實現 236
9.1 異常原理 236
9.1.1 異常類型 237
9.1.2 異常處理 241
9.1.3 其他異常句柄 242
9.1.4 Linux異常程序流 243
9.2 中斷原理 244
9.2.1 外部中斷請求 244
9.2.2 Zynq - 7000 SoC內的中斷環境 247
9.2.3 中斷控制器的功能 248
9.3 Vivado環境下中斷系統的實現 252
9.3.1 Cortex - A9處理器中斷及異常初始化流程 252
9.3.2 Cortex - A9 GPIO控制器初始化流程 252
9.3.3 導出硬件設計到SDK 253
9.3.4 創建新的應用工程 253
9.3.5 運行應用工程 256
第 章 Cortex - A9定時器原理及實現 257
10.1 定時器系統架構 257
10.1.1 CPU私有定時器和看門狗定時器 257
10.1.2 全局定時器/計數器 258
10.1.3 系統級看門狗定時器 259
10.1.4 3重定時器/計數器 261
10.1.5 I/O信號 264
10.2 Vivado環境下定時器的控制實現 264
10.2.1 打開前面的設計工程 265
10.2.2 創建SDK軟件工程 265
10.2.3 運行軟件應用工程 267
第 章 Cortex - A9 DMA控制器原理及實現 268
11.1 DMA控制器架構 268
11.2 DMA控制器功能 271
11.2.1 考慮AXI交易的因素 272
11.2.2 DMA管理器 273
11.2.3 多通道數據FIFO（MFIFO） 274
11.2.4 存儲器—存儲器交易 274
11.2.5 PL外設AXI交易 274
11.2.6 PL外設請求接口 275
11.2.7 PL外設長度管理 276
11.2.8 DMAC長度管理 277
11.2.9 事件和中斷 278
11.2.10 異常終止 278
11.2.11 安全性 280
11.2.12 IP配置選項 282
11.3 DMA控制器編程指南 282
11.3.1 啟動控制器 282
11.3.2 執行DMA傳輸 282
11.3.3 中斷服務例程 282
11.3.4 寄存器描述 283
11.4 DMA引擎編程指南 284
11.4.1 寫微代碼編程用于AXI交易的CCRx 284
11.4.2 存儲器到存儲器傳輸 284
11.4.3 PL外設DMA傳輸長度管理 287
11.4.4 使用一個事件重新啟動DMA通道 289
11.4.5 中斷一個處理器 289
11.4.6 指令集參考 290
11.5 編程限制 291
11.6 系統功能之控制器復位配置 292
11.7 I/O接口 293
11.7.1 AXI主接口 293
11.7.2 外設請求接口 293
11.8 Vivado環境下DMA傳輸的實現 294
11.8.1 DMA控制器初始化流程 295
11.8.2 中斷控制器初始化流程 295
11.8.3 中斷服務句柄處理流程 296
11.8.4 導出硬件設計到SDK 296
11.8.5 創建新的應用工程 297
11.8.6 運行軟件應用工程 303
第 章 Cortex - A9安全性擴展 305
12.1 TrustZone硬件架構 305
12.1.1 多核系統的安全性擴展 307
12.1.2 普通世界和安全世界的交互 307
12.2 Zynq - 7000 APU內的TrustZone 308
12.2.1 CPU安全過渡 309
12.2.2 CP15寄存器訪問控制 310
12.2.3 MMU安全性 310
12.2.4 L1緩存安全性 311
12.2.5 安全異常控制 311
12.2.6 CPU調試TrustZone訪問控制 311
12.2.7 SCU寄存器訪問控制 312
展開全部
Xilinx Zynq-7000嵌入式系統設計與實現:基于ArmCortex-A9雙核處理器和Vivado的設計方法 作者簡介
著名的嵌入式技術和EDA技術專家，長期從事電子設計自動化方面的教學和科研工作，與全球多家知名的半導體廠商和EDA工具廠商大學計劃保持緊密合作。目前已經出版嵌入式和EDA方面的著作近60部，內容涵蓋電路仿真、電路設計、可編程邏輯器件、數字信號處理、單片機、嵌入式系統、片上可編程系統等。典型的代表作有《Xilinx FPGA設計權威指南》、《Altium Designer13.0電路設計、仿真與驗證權威指南》、《Xilinx FPGA數字設計：從門級到行為級的雙重描述》、《Xilinx FPGA數字信號處理權威指南：從HDL、模型到C的描述》、《STC單片機原理及應用》、《Altium Designer15.0電路仿真、設計、驗證與工藝實現權威指南》、《STC單片機C語言程序設計》、《Cypress WICED物聯網開發指南：從傳感器、無線接入到云端的設計與實現》，以及《模擬電子系統設計指南（基礎篇）：從半導體、分立元件到ADI集成電路的分析與實現》。
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